Esta puede ser "otra" pregunta sobre el desacoplamiento, pero la pregunta es bastante precisa y no puedo encontrar una respuesta.
Tengo un QFN de 40 pines donde necesito desplegar señales y luego colocar decenas de tapas de desacoplamiento. Para empeorar las cosas, el IC se encuentra en un zócalo que ocupa 8 veces el área del QFN (5 mm x 5 mm). (El zócalo ocupa mucha área pero no agrega parásitos significativos; tiene una capacidad nominal de hasta 75 GHz). En la misma capa no puedo colocar componentes dentro de un radio de ~7 mm. La parte trasera también está restringida debido a los orificios de montaje del zócalo, pero al menos puedo usar bienes raíces parciales en la parte trasera. Pero necesitaría bajar para eso. Sin embargo, podría colocar el 50 % de los condensadores en la paleta de tierra térmica que también creé debajo del chip en la parte trasera.
Ahora he leído varias veces que no debería haber una vía entre la tapa de acoplamiento y el pasador. ¿Pero qué es peor? ¿Vía o cable más largo?
En términos de inductancia, una traza de 7 mm sería de alrededor de 5-7 nH ( http://chemandy.com/calculators/flat-wire-inductor-calculator.htm ). Un agujero de 22 mil de diámetro/10 mil está muy por debajo de 1nH ( http://referencedesigner.com/rfcal/cal_13.php ).
No se estrese demasiado, se trata de minimizar esa inductancia. Eso no siempre se traduce en distancia. Si yo fuera usted, tomaría medidas para minimizar todas las contribuciones a la inductancia de ruta total entre el pin y la tapa. No menciona a qué velocidades se ejecuta su chip, pero sí dice que está en un QFN. Solo digo eso porque a veces nos obsesionamos con agregar desacoplamiento cuando el paquete en sí es una limitación.
Entonces, ¿qué tan loco quieres volverte? Vamos a minimizar cada sección. Comenzando con los límites, puede elegir un paquete de inductancia más bajo, por ejemplo, un 306 (603 girado hacia los lados), 201 si puede obtener sus valores, límites MLCC, o hay una variante X2Y hecha para desacoplamiento y RF-tierra.
A continuación, la estrategia de montaje, si una vía es buena, ¿por qué no dos? Más vías paralelas deberían tener una impedancia más baja. Si está haciendo mayúsculas de estilo 0306 o 201, asegúrese de hacer el truco de la vía al lado, nuevamente tratando de minimizar el área del bucle.
Ok, ahora digo ponerlos en la parte superior. Haga parte de su capa superior una inundación de cobre para el lado de la energía. Luego, en la siguiente capa, 5 mil o menos por debajo de la parte superior, haga ese GND. Use múltiples vías de tierra en los pines del zócalo. Esto le dará una buena ruta de baja impedancia desde las tapas anteriores hasta esos pines. Hice un análisis una vez en la sección HS de un FPGA. Una buena estructura de plano apretado y tapas como las que describí superaron a los capacitores directamente debajo de las partes usando múltiples vías.
Finalmente, si quieres sentirte mejor al respecto, puedes hacer alguna simulación o análisis. Hay muchos temas escritos sobre el diseño de PDN. Si no tiene un simulador, consulte la herramienta de Excel PDN gratuita de Altera . La guía de diseño tiene información realmente interesante.
He usado esos enchufes antes de que sean bastante agradables, y también me he preocupado por dónde poner las tapas.
Yo diría que la solución via es la mejor. Sin embargo, dado que está utilizando un zócalo, espero que el zócalo dicte (deteriore) el rendimiento general (inductancia a un condensador de desacoplamiento) que al final probablemente no importe lo que haga. La vía o la larga traza.
Pero si la solución vía es aceptable (también con respecto a problemas térmicos), entonces elegiría esa.
Si el espacio está disponible, también puede colocar las almohadillas en ambos lugares y luego decidir o medir qué solución es mejor.
Gommer
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