Recreé y tratando de entender por diversión y aprendizaje el circuito que se puede ver aquí en la segunda página: Enlace . Esto es básicamente un sumador anticipado de 4 bits, pero hay una cosa que no puedo entender. Si habrá 1111 y el bit de acarreo será 1, parece que no hay forma de pasar un acarreo a la siguiente unidad. Activar y desactivar el bit de acarreo es irrelevante para la salida (me refiero aquí a la información de salida sobre el acarreo). Tal vez me falta algo/lo recreé mal o hay alguna lógica en la unidad de "salida de transporte", ¿alguien podría explicarlo y mostrar cómo deberían verse las conexiones entre ese tipo de sumadores? :)
Puede descargar este circuito recreado en CEDAR Logic Simulator aquí .
¡Saludos!
La entrada de acarreo para cada subunidad sumadora (marcada como "PFA") se encuentra en la parte inferior del esquema de la subunidad. Se inyecta a través de la subunidad de acarreo de ondulación, que se duplica para cada unidad sumadora.
Ahora veo cuál es el problema.
La razón por la que el CLC tiene salidas G y P es para conectarse en cascada a otro CLC, de modo que los acarreos de orden superior puedan mirarse hacia adelante (¿anticipado?). Sin embargo:
Si solo hay cuatro bits en el sumador, entonces el circuito lógico usado para C 1 puede usarse para generar C 4 a partir de estas dos salidas; más adelante nos referiremos al bloque lógico C 1 como OC (Acarreo de salida) para generar el acarreo de salida desde un sumador, en este caso, C 4 .
Por lo tanto, debe duplicar las puertas AND y OR en el LSb del CLC para obtener C 4 de G 0-3 y P 0-3 .
Łukasz Zaroda
Ignacio Vázquez-Abrams
Łukasz Zaroda
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Łukasz Zaroda
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Łukasz Zaroda
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