Sistema lógico CMOS

Cuando estaba practicando el diseño de circuitos lógicos usando PMOS y NMOS, se dice que tenemos que usar todos los PMOS para Pull Up Network (PUN) y NMOS para Pull Down Network (PDN). Pero sabemos que para el voltaje de entrada 0, PMOS permitirá el flujo de corriente y para el voltaje de entrada V D D o valor lógico 1, NMOS permitirá el flujo de corriente. Si este es el caso, ¿por qué no puedo resolver esta función?

F = X 1 ¯ . X 2
como esto:

esquemático

simular este circuito : esquema creado con CircuitLab

¿Qué tipo de problema puede crear este circuito? ¿Hay algún problema con el voltaje de polarización?

Respuestas (3)

Imagine una resistencia de carga (digamos 10K) desde la salida a Vdd, y haga que X_1 y X_2 sean bajos. Idealmente, la salida debería ser 0.0V. Puedes averiguar qué es (no 0V).

Ahora imagine una resistencia de carga de 10K desde la salida a GND y haga X_1 bajo y X_2 alto. Idealmente, la salida debería ser Vdd. Puedes averiguar qué es (no Vdd).

esquemático

simular este circuito : esquema creado con CircuitLab

"Pero sabemos que para el voltaje de entrada 0, PMOS permitirá el flujo de corriente y para el voltaje de entrada VDD o valor lógico 1, NMOS permitirá el flujo de corriente".

Eso no es cierto en general, se mantiene solo cuando la fuente NMOS está en 0 y la fuente PMOS está en 1, lo cual no es (siempre) el caso en su circuito.

si intercambia las posiciones de PMOSun NMOStransistor en un CMOS inverter, se convertirá en un buffer, y bufferno es tan bueno, porque el nivel alto de salida máxima será VCC - Vtt( Vttes NMOSFET'sel voltaje de umbral), el nivel bajo de salida mínimo será VSS + Vtp( Vtpes el PMOSFET'svoltaje de umbral). esto es la razón por la que en la electrónica digital se hace un búfer de dos inversores, porque el voltaje de salida se cerrará VCCo GND.

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