Síntesis de alto nivel (HLS) vs RTL para flujo ASIC

Me gustaría saber cuándo es una buena idea usar el diseño HLS sobre RTL (Verilog/VHDL) si estoy apuntando a la implementación de ASIC. ¿Pueden las herramientas de síntesis como Design Compiler convertir HLS C/C++ en netlist a nivel de puerta, o existe una herramienta de síntesis HLS específica? y ¿qué tan eficiente es el flujo ASIC para HLS en comparación con RTL en términos de frecuencia de reloj, área y potencia? ¿El desarrollo HLS C/C++ realmente ahorra tiempo de diseño en comparación con RTL?

Gracias

Solo usamos el nivel RTL en Intel cuando trabajaba como miembro del equipo en el chipset P II y BX. Pero eso fue hace dos décadas y también tuvimos que usar diferentes herramientas de síntesis, dependiendo. No estoy al tanto de las capacidades de síntesis actuales ni de cuán poderosas son las herramientas actuales para apuntar a varios y diferentes ASIC FAB. Sin embargo, supongo que todavía no hay "una respuesta brillante para todos los problemas". Así que querré ver qué tipo de buenas respuestas obtienes aquí.
@jonk mi experiencia es que HLS es realmente terrible. Está bien, supongo, si no está familiarizado con HDL y quiere algo rápido para un FPGA. Escribí algunas pruebas hace unos años y el HLS fue al menos un orden de magnitud peor en rendimiento con un par de órdenes de magnitud peor en área.
He estado fuera de la industria durante cinco años y también estoy ansioso por una respuesta actualizada. Pero viendo los costos involucrados en el diseño de ASIC y las demandas de velocidad, creo que HSL no estará ahí por mucho tiempo.
@ user110971 Gracias por la nota. Pregunta rápida. ¿Cómo es la planificación de planta automatizada en estos días? (Era peor que inútil hace dos décadas. Planifiqué casi todo a mano).
@jonk Lo que he visto del equipo de diseño: las principales áreas de bloques y memorias se colocan a mano. (Bloques como: Procesador, Unidad de video, Periféricos, etc.) Además, todos los bloques analógicos se colocan manualmente. Pero la colocación y el enrutamiento dentro de un área de bloques se realizan automáticamente.
HLS es para novatos que no quieren entender realmente lo que sucede en el nivel de hardware en la parte inferior. Todavía está en etapa de desarrollo con muchos errores también.

Respuestas (1)

La mayoría de los fabricantes de cadenas de herramientas ofrecen una forma u otra para la síntesis HLS. Pero lo bueno que sea dependerá en gran medida de cuánto pague. Los baratos serán, bueno, baratos. Y no barato significa que paga una cantidad sustancial de dinero cada año por la herramienta. Para la mayoría de las empresas, es más rentable utilizar personas para la síntesis de HLS que pagar por alguna herramienta.

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