He trabajado principalmente en la parte de front-end y no sé mucho sobre cosas de back-end. He leído sobre los diversos niveles de abstracción de los flujos de diseño de FPGA y ASIC. Me preguntaba si es posible que la lista de conexiones generada a partir de los mismos archivos fuente VHDL/Verilog para FPGA se use también para el flujo de diseño ASIC para llevar a cabo más desarrollos de diseño. Sé que netlist se genera después de la etapa de síntesis, que depende de las herramientas de síntesis de la compañía en particular, digamos Xilinx, ALTERA, Synopsys, etc. (algunas cosas de back-end de las que no estoy muy al tanto), pero una netlist no es más que una descripción de la conectividad de los módulos ¡Correcto! proporcionando nada más que instancias, nodos y quizás algunos atributos de los componentes involucrados. Entonces, volviendo a la pregunta "
Suponiendo que las mismas celdas lógicas o celdas de biblioteca estén disponibles tanto en FPGA como en el proceso ASIC personalizado y que las celdas con la misma funcionalidad tengan el mismo nombre, entonces sí, puede usar la lista de conexiones para cualquiera de las dos.
Si solo los nombres de las celdas son diferentes, puede hacer una búsqueda y reemplazar para traducirlo.
Pero no espero que este sea el caso, ya que las celdas de la biblioteca FPGA suelen ser más complejas para ofrecer más flexibilidad.
Las bibliotecas ASIC personalizadas generalmente solo incluyen celdas lógicas muy básicas para mantener las cosas pequeñas (en tamaño) porque, como sabe, tamaño = dinero.
En teoría, podría crear una biblioteca de traducción para usar la lista de conexiones FPGA en un ASIC. Pero crear una nueva lista de conexiones específicamente para la biblioteca ASIC y las celdas que tiene disponibles generalmente dará como resultado un diseño más eficiente y más pequeño a medida que se deshaga de la sobrecarga que siempre estará presente en una lista de conexiones para un FPGA.
Una lista de redes RTL genérica podría estar bien, pero no una lista de redes específica de tecnología. El primero es igual que su código HDL, pero se vuelve a expresar a nivel de puerta, pero por lo general se organiza para adaptarse mejor a su tecnología de destino.
Dado que aún necesita las herramientas de síntesis ASIC, también puede comenzar con su HDL en ambos casos... sin mencionar las ventajas de permitir que las herramientas apunten a la tecnología que desea sin tener que "deshacer" una tecnología específica anterior.
Sí, no sé, tal vez, pero no hagas eso.
tom carpintero