¿Salidas LVPECL en paralelo?

Aquí tengo una aplicación bastante inusual, en la que necesito impulsar una señal diferencial rápida que se expande en líneas de transmisión de más de 8 ohmios. Lo inusual es esto: las líneas de transmisión deben estar perfectamente sincronizadas. Se debe conducir exactamente la misma señal en todas las líneas. Esto descarta los fanouts habituales de PECL, ya que hay cierto sesgo en las salidas.

Mi plan es tomar un búfer de fanout PECL y poner en paralelo las salidas (es decir, cortocircuitar todas las salidas +Q juntas, cortocircuitar todas las salidas -Q juntas), luego conducir todas las líneas de transmisión desde un solo punto físico. Eso daría un impulso fuerte con una sola forma de onda.

He hecho esto de forma rutinaria con controladores CMOS, pero esta es la primera vez que lo hago con PECL. ¿Hay algún problema con este enfoque? Por ejemplo, ¿necesito poner alguna resistencia en serie con los emisores PECL?

Estoy usando este chip: CDCLVP1216

Aquí hay una idea de lo que quiero hacer:

esquemático

simular este circuito : esquema creado con CircuitLab

No existe tal cosa como "perfectamente sincronizado". Debe calcular la cantidad real de sesgo que puede tolerar. Ya sea 1 ns, 100 ps o 1 ps, calcule el número real. Entonces puedes empezar a descubrir cómo lograrlo.
El sesgo tiene que ser <1ps.
Creo que tendrás problemas. Habrá variaciones en la geometría de la línea de transmisión que causen una desviación de más de 1 ps para cuando sus señales lleguen a su destino. Y con un tiempo de subida de 200 ps, ​​será un desafío incluso verificar si cumplió con las especificaciones o no.
Ya implementé un circuito similar con controladores CMOS y logré la especificación de sesgo. Tengo un alcance de 20 GHz, por lo que pude hacer las mediciones con algo de esfuerzo (es una medición diferencial, por lo que la activación ruidosa no es un gran problema). El problema restante fue el jitter, que se debe en gran parte al tiempo de subida lento como dices. Eso es lo que motiva mi interés en cambiarme a PECL.<br> Oh, veo que estás editado. Con mi equipo de medición de sesgo de 1ps con tiempo de subida de 200ps es muy fácil. Tuve que hacer la misma medición con un tiempo de subida de ~600ps ya.

Respuestas (1)

Un problema es que la salida PECL es un BJT de emisor abierto y está polarizada por la resistencia desplegable en la salida. Tradicionalmente, esto es de 50 ohmios a Vcc-2 V. O si no es conveniente hacer un suministro de hundimiento en Vcc-2, entonces algo así como 180 ohmios a tierra con algún otro medio para obtener una terminación de CA de 50 ohmios.

Para asegurarse de que todas sus salidas estén sesgadas de la misma manera, debe hacer algo como

esquemático

simular este circuito : esquema creado con CircuitLab

Si todo permanece sincronizado con todos esos componentes externos presentes, es algo por determinar.

Ah... Desafortunadamente debo restringir el problema aún más. Tiene que estar acoplado a CC. Agregué un esquema en el OP para mostrar la configuración deseada.
@ColinMarcus, ¿puede dar más explicaciones de por qué? y que tipo de señal es esta? Podría ayudar a encontrar soluciones. Por ejemplo, ¿podría usar señalización CML en lugar de PECL?
Es posible que pueda usar CML, pero mi impresión fue que es más difícil interactuar con un receptor (y no tengo claro qué ventajas podría tener). La señal es un disparador, que tiene un período aleatorio pero no es más rápido que 10 MHz. El dispositivo es básicamente un búfer fanout con desviación cero entre las salidas (e idealmente también desviación cero). Esto también impone el requisito de acoplamiento de CC, ya que el acoplamiento de CA permitiría que la tasa influyera en el nivel promedio de CC de la señal.
De hecho, estoy bastante seguro de que mi arquitectura general funcionará. Supongo que en este punto me pregunto principalmente si puedo paralelizar de forma segura los emisores ECL o no. ¿Hay alguna necesidad de usar resistencias de balasto aquí? Estoy empezando a pensar que la respuesta es sí.
¿Es esto único, como un experimento de física de partículas o algo así? Porque entonces tal vez el riesgo de las puertas PECL paralelas sea aceptable (o al menos valga la pena intentarlo). Pero si elige CML, sé que puede conectar las salidas en paralelo con acoplamiento de CC, porque es un diseño de dirección actual. O, ¿por qué no omitir las puertas lógicas y simplemente usar un transistor de RF de potencia media como búfer?
Pero realmente este no es un sitio de discusión. No tengo una respuesta sólida para ti (aparte de "pruébalo y verás"). Para dar vueltas a las ideas, visite el chat .
1 milivoltio de ruido de tierra y una velocidad de respuesta de 1 nanosegundo causarán 1pF de fluctuación. ¿Puede asegurarse de que la basura determinista entre GNDA y GNDB sea < 1milliVolt?
@analogsysyemsrf Es peor: el controlador PECL está referenciado a Vcc, no a tierra.
Por otro lado, puede estar usando la señal de manera diferencial.
Lo estoy usando de manera diferencial, y el rebote GND es síncrono, por lo que no afecta el jitter.
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