Retardo de propagación en circuito asíncrono

Considere el circuito que se muestra a continuación, donde el retraso de cada flip flop es de 10 ns y el retraso de cada compuerta AND es de 5 ns cada uno. ¿Cuál es el retardo total de propagación?

ingrese la descripción de la imagen aquí

Mi intento:-

1) Considere ese estado inicial, es decir, Q0Q1Q2 = 000. Entonces, después de 10 ns (5 + 5), obtenemos entradas para todos los flip flops.

2) Ahora, cuando aplicamos el reloj al primer flip flop (T0), produce una salida después de 10 ns que actúa como entrada para T1.

3) Después de 10 ns, T1 produce una salida en 20 ns y activa T2. Pero en 15 ns, la salida de la primera puerta AND llega simultáneamente al flip flop T1 y la segunda puerta AND y la segunda puerta AND producen una salida en 20 ns (15 + 5).

4) Ahora T2 tarda otros 10 ns en producir la salida Q2 a 30 ns (20+10).

Por lo tanto, el retraso de propagación total debería ser de 30 ns, según yo.

Pero la respuesta es 30+5+5 = 40ns.

Por favor, ¿alguien puede decirme dónde me estoy equivocando?

Puede ayudarme alguien, por favor ?

Respuestas (1)

En su primer paso, asumió que las entradas de flip-flop son estables a 10 ns. Pero no es el caso.

Digamos que la entrada al primer flip-flop cambia en t=0. Debido a esta entrada, una entrada de la primera puerta AND se verá afectada a los 0 ns, y la otra entrada se verá afectada solo después de 10 ns debido al retraso causado por T0. Entonces, la salida de la puerta AND puede cambiar a los 5 ns y a los 15 ns. Y debe considerar el tiempo necesario para la última transición.

Por lo tanto, T1 obtendrá una entrada estable solo a los 15 ns. Por lo tanto, producirá una salida estable solo a 25 ns.

De manera similar, la siguiente salida de la puerta AND será estable solo por 30 ns. De ahí la salida final por 40 ns. Entonces, el retraso de propagación es de 40 ns.

El retraso de propagación es el tiempo máximo que tarda un circuito o sistema en dar una salida estable y correcta después de aplicar una entrada.

Aquí, las rutas disponibles desde la entrada hasta la salida y los retrasos correspondientes son:

  1. Entrada-A1-A2-T2-salida: 20 ns
  2. Entrada-A1-T1-T2-salida: 25 ns
  3. Entrada-A1-T1-A2-T2-salida: 30 ns
  4. Entrada-T0-T1-T2-salida: 30 ns
  5. Entrada-T0-A1-A2-T2-salida: 30 ns
  6. Entrada-T0-T1-A2-T2-salida: 35 ns
  7. Entrada-T0-A1-T1-T2-salida: 35 ns
  8. Entrada-T0-A1-T1-A2-T2-salida: 40 ns

Entonces, la salida puede cambiar a los 20 ns, 25 ns, 30 ns, 35 ns y a los 40 ns debido a la entrada aplicada a los 0 ns. Por lo tanto, la salida estable válida llega solo después de 40 ns. Por lo tanto, 40 ns es el retraso de propagación aquí.

Supuse que todas las entradas a los flip flops son estables a 10 ns al principio porque tenemos las entradas Q0, Q1 y Q2 (que son estados iniciales) disponibles al principio. Entonces, como las entradas están disponibles al principio, es solo cuestión de 10 ns (5 + 5) para que las entradas se propaguen a los respectivos flip flops. ¿Es correcto mi razonamiento? Además, las puertas AND proporcionan entradas a los flip flops para el siguiente ciclo de reloj (me refiero a preparar entradas para los flip flops para que puedan funcionar correctamente en el próximo ciclo de reloj).
@RajeshR mi respuesta es válida solo si las chanclas se activan por nivel. Si los flip-flops se activan por flanco, entonces la respuesta puede ser 30 ns. Pero antes de eso, debe mencionar que lo que está conectado en la entrada del reloj del primer flip-flop ...
¿Cómo variará la respuesta si se activa el borde?
@RajeshR si se activa el borde, entonces el flip flop será sensible solo al borde del reloj. Cualquiera que sea la entrada cuando llegue el borde del reloj, se muestreará y se producirá la salida correspondiente. Entonces, a los 20 ns, el borde del reloj llega a T2 y la salida se dará a los 30 ns.
@RajeshR He asumido que T0 también tiene una entrada de reloj y llega a 0 ns.
@nidhin si tenemos un ciclo de reloj de 30 ns, entonces produciría una salida incorrecta, ¿verdad? Para un funcionamiento correcto, se requieren 40 ns, independientemente de si se activa por borde o por nivel, ¿verdad? Incluso en el nivel activado, el flip flop es sensible al reloj, ¿verdad (en términos de nivel)? Estoy confundido.
@Zephyr si se activa por nivel, solo a los 40 ns, obtendrá la salida estabilizada. La salida a 30 ns puede ser incorrecta. Pero si se activa por borde, entonces la salida llega a algún valor a los 30 ns, no cambiará hasta 30 ns después de que llegue el siguiente borde del reloj. Entonces, después de 40 ns, también la salida que llegó a los 30 ns permanecerá allí. La respuesta a los 30 ns con activación por flanco puede ser diferente de la que obtendrá a los 40 ns con flip-flop activado por nivel, pero será estable.
Retardo de propagación en circuito asíncrono
RespuestasAquíPolítica de privacidad1y, 0v