Resistencias pull-up DDR4 y líneas de reloj de desacoplamiento

Estoy tratando de entender el diseño de un chip DDR4 conectado a un FPGA. El esquema sigue:

DDR4 conectado a FPGA

Traté de buscar hojas de datos del fabricante de la memoria que explican cómo levantar o bajar correctamente los pines que podrían estar en el lado FPGA de estado de alta impedancia sin éxito. Tampoco parece haber material para ningún desacoplamiento en las líneas de reloj.

Tengo las siguientes preguntas:

  • ¿Cómo se calculan los valores de resistencia pull-up y pull-down? La mayoría de ellos son de 39,2 ohmios. ¿El valor es bajo como tal para no interferir con la integridad de la señal (carga/descarga de capacitancia parásita) bajo frecuencias de conmutación altas?
  • ¿Por qué hay un capacitor en serie con las resistencias pull-up para los pines del reloj (CK_t y CK_p)?

Respuestas (1)

Debido a las velocidades increíblemente rápidas a las que se ejecutan, las interfaces DDR4 están diseñadas como líneas de transmisión controladas por impedancia. Las resistencias se tiran a un voltaje con un "VTT", lo que indica que es el voltaje de terminación. Las líneas de reloj son CA diferenciales terminadas en 1,2 V. Debe comprender las líneas de transmisión y la terminación y estar preparado para diseñar una PCB controlada por impedancia si desea crear una interfaz DDR4 que funcione.

Puede buscar en Google mucha información sobre el diseño de DDR4, por ejemplo, este enlace de EDN y este enlace de NXP .

Estaba familiarizado con las líneas de transmisión, pero pensé que todo se solucionaba diseñando trazas de adaptación de impedancia adecuadas. Revisaré los enlaces, gracias ;)
Resistencias pull-up DDR4 y líneas de reloj de desacoplamiento
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