¿Por qué los pines IO estarían vinculados a VCC o GND con una resistencia de 0 ohmios en la placa de desarrollo FPGA?

Tengo una placa de desarrollo económica Altera Cyclone II EP2C5T144C8 y algunos (4) de los pines IO/LVDS están en cortocircuito a VCC o GND, como se muestra en el segmento esquemático a continuación. Los pines también se llevan a los encabezados en el tablero.

Las únicas cosas en las que puedo pensar por qué están allí son:

  1. Están destinados a dejarse sin llenar (pero se llenaron accidentalmente) para que el usuario agregue resistencias pull-up/pull-down
  2. De alguna manera están ayudando a alimentar el FPGA

¿Hay alguna razón por la que sería deseable un cortocircuito directo a VCC/GND para un pin IO en una placa de desarrollo? ¿Puedo eliminar estas resistencias sin afectar negativamente el rendimiento de la placa?

Esquemático

¿Puedes vincular el esquema (e idealmente, el manual del usuario)? Hay varias placas de desarrollo con ese FPGA, IIRC.
No importa, ¿supongo que es este ?
@uint128_t, sí, ese es el tablero/esquema con el que estoy trabajando. No parece haber un manual de usuario y no estoy seguro de dónde se originó el diseño (tableros disponibles en ebay/amazon/aliexpress/etc.)
Por lo general, los enlaces de cero ohmios se utilizan para evitar advertencias/errores generados por herramientas CAD para señales de E/S conectadas directamente a la alimentación.
a veces podría usarse como correas. podría haber un software que si ve un pin específico alto, elige una ruta, bajo elige otra ruta, o un estado de un pin podría significar habilitar algo o ejecutar a una velocidad de reloj más alta, usar un uart diferente para generar cosas . Los diseños lógicos podrían usar fácilmente un pin o un conjunto de pines para if-then-else, de modo que un diseño pueda tener diferentes opciones sin reconstruir o volver a compilar, simplemente cambie la correa.
Si ve pines IO directamente atados sin resistencias de 0 ohmios, también se pueden usar para la identificación de revisión de la placa; lo hice antes con bolas en el interior del paquete que no pude romper. Usar 2-3 de esos me permite escribir imágenes FPGA que pueden leer la ID de revisión física de la placa y actuar en consecuencia. Dado que las bolas están atadas a redes de cobre, es poco probable que un usuario final haga el esfuerzo de falsificar esa revisión.

Respuestas (2)

Hay diferentes paquetes para el FPGA. Diferentes paquetes con diferentes opciones.

En la versión EP2C8 de 144 pines de la placa de desarrollo Altera Cyclone II EP2C5T144C8, los pines 26 y 81 son VCCINT y los pines 27 y 80 son GND.

El 0 Ω Las resistencias permiten que diferentes partes compartan la misma placa de desarrollo.

Extender con el rodillo

Configuración de pines del dispositivo EP2C8 y EP2C8A

Diagrama de la placa EP2C5T144

La hoja de asignación de pines de Intel muestra que se trata de E/S genéricas, sin configuración ni función de referencia (al menos para estos dos, también deberá buscar los otros dos). Entonces...

1.) Son simplemente para flexibilidad de depuración.

2.) Están allí porque el diseñador pretendía algo que nunca sucedió.

Así que haga una búsqueda de los nombres de red PIN26 y PIN27 para ver si están conectados a algo más que realmente pueda necesitar la baja resistencia.

De lo contrario, no olvide configurar las entradas en pullup débil para evitar problemas de entrada flotante si decide eliminarlas.

¿Por qué los pines IO estarían vinculados a VCC o GND con una resistencia de 0 ohmios en la placa de desarrollo FPGA?
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