¿Necesito restablecer mi diseño FPGA después del inicio?

Debe suponer que la entrada del reloj a sus flip-flops está alternando a menos que pueda demostrar lo contrario (mediante un encendido garantizado o un retraso posterior a la configuración). No se garantiza que todos los flip-flops en un dominio de reloj dado comiencen en el mismo borde de reloj según GWE o GSR. Ambos actúan como un reinicio asíncrono y causan problemas potenciales para alguna lógica (contadores, máquinas de estado de un solo uso, etc.).

Específicamente, una máquina de estado activa que realiza la transición inmediatamente después de la configuración (eventualmente) FALLARÁ (transición a un estado no válido). La frecuencia de la falla dependerá del período del reloj en comparación con el sesgo específico del dispositivo (y el lugar y la ruta) para su diseño.

Otro experimento simple para ver este comportamiento inicializa un contador de cuenta regresiva relativamente rápido con 10000000 y observa su comportamiento inmediatamente después de la configuración. Algunos bits hacen la transición a 01111111 y algunos bits pierden esa primera transición, pero la secuencia de conteo subsiguiente será correcta.

El libro blanco mencionado por Krunal Desai habla de este mismo problema y es una gran referencia. Cualquier FPGA basado en SRAM probablemente tendrá un problema similar.

No es necesario restablecer los registros para obtener un valor conocido. Si tiene una lógica que es sensible a todos los que comienzan en el mismo borde del reloj, deberá agregar una lógica de sincronización (esto puede consistir en un restablecimiento sincrónicamente anulado u otra lógica sincrónica). Xilinx AR44174 habla un poco más sobre el tema. Agregaría un tercer método de mitigación que es garantizar que la lógica sincronizada no cambie/transición durante los primeros ciclos de reloj después del inicio.

Para los FPGA de Xilinx, el registro de respuesta AR# 44174 confirma que:

• Pueden ocurrir violaciones de tiempo con flip-flops y SRL, ya que GWE está liberando elementos síncronos con respecto al reloj de configuración en lugar del reloj del sistema del usuario.

• La propagación de la señal GWE significa que las SRL y los flip-flops pueden liberarse en momentos ligeramente diferentes, lo que da como resultado que algunas partes del diseño se inicien antes que otras.

Así que tenemos dos opciones:

1. Detenga el reloj del sistema del usuario hasta que se complete el inicio.
2. Aplicar automáticamente un pulso de reinicio después de que se afirma GWE o similar.

Si no se requiere una entrada de restablecimiento externo en el diseño, entonces la solución 1 en el Registro de respuesta es útil para los FPGA de Xilinx.

• Inicialmente, después del inicio, el reloj debe detenerse.
• Una vez que la señal EOS se afirma desde la primitiva STARTUP, el reloj se puede reiniciar de forma sincronizada con el reloj del sistema del usuario.
• La mejor manera de controlar esto es usar un reinicio BUFGCE, BUFR o BUFHCE.

Probé esta solución, pero Chipscope reveló que no todos los flip-flops comenzaron a alternar al mismo tiempo. Parece que la afirmación sincrónica del pin CEde habilitación del reloj BUFGCEno es tan fácil.

Recomiendo usar la segunda (siguiente) técnica en su lugar. En lugar de un reinicio externo ( reset_pina continuación), solo se debe introducir un cero '0' (sin reinicio) en el sincronizador de reinicio.

Si hay un restablecimiento externo de todos modos , entonces el sincronizador de restablecimiento se puede inicializar de tal manera que se confirme un reinicio después de GWE o similar durante la secuencia de inicio. El sincronizador de restablecimiento no iniciará la secuencia de liberación (es decir, los flip-flops alternarán hacia '0') hasta que se afirme GWE. La duración de la secuencia de lanzamiento debe ser más larga que el sesgo en el GWE. Esta solución funcionará en Xilinx y Altera FPGA.

Declaraciones:

signal reset_sync : std_logic_vector(1 downto 0) := (others => '1');
signal reset : std_logic;

Organismo de Arquitectura (cadena de registro):

reset_sync <= reset_sync(reset_sync'high-1 downto 0) & reset_pin when rising_edge(clock);
reset <= reset_sync(reset_sync'high); -- active-high

Por supuesto, la lógica del contador ahora requiere un reinicio:

  process(clock)
  begin
    if rising_edge(clock) then
      if reset = '1' then
        counter <= x"55555555_55555555_55555555_55555555_55555555_55555555_55555555_55555555";
      else
        counter <= counter(0) & counter(counter'left downto 1);
      end if;
    end if;
  end process;

La siguiente captura de pantalla muestra errores debido a la afirmación asincrónica de GWE. Para provocar esto, omití la inicialización de la señal, de modo que todos los flip-flops del contador se inicializaron en '0' durante la configuración. Como resetse afirma desde el principio, uno esperaría que todos los flip-flops cambien al valor de reinicio solicitado con el primer flanco de reloj ascendente después de que se afirma GWE. Pero, en el tiempo 0 (marcador T), el valor del contador no es una secuencia de x"5". Debido a la cadena de reinicio, se restaura el valor de reinicio esperado. El restablecimiento se libera en el ciclo 2 (marcador X), de modo que todos los flip-flops alternan en los ciclos subsiguientes. La frecuencia de reloj aquí es de 200 MHz.