Generación de reloj en pin FPGA

Estoy tratando de conectar una FPGA a un dispositivo DAC. El DAC tiene una interfaz JESD204B, por lo que el reloj de datos está integrado en el carril de datos en serie (utiliza la codificación 8B/10B).

El DAC todavía necesita una entrada de reloj, CLK, (LVDS) para impulsar el reloj de frecuencia de muestreo del DAC. En realidad, puede ser una frecuencia de reloj más baja ya que el DAC tiene un multiplicador de reloj interno. Creo que la frecuencia de reloj más baja que debo alcanzar sería de unos 65 MHz. Obviamente, la FPGA necesita el mismo reloj raíz para generar las muestras a la misma velocidad correcta.

Estoy tratando de decidir si simplemente puedo usar un pin FPGA para generar este reloj de 65 MHz. En general, no estoy seguro de si es una buena idea o no (¿sería particularmente malo el jitter?). Además, no estoy seguro de cuál es el mejor método para lograr esto. ¿Los FPGA tienen construcciones internas específicas para generar relojes en los pines de salida? ¿Utilizaría un bloque de salida DDR simple o sería mejor consumir un SERDES o GTX?

Supongo que la alternativa es usar un chip de síntesis de reloj externo. Se pueden generar dos relojes de salida, y uno se envía a la FPGA para la producción de muestras del DAC y el otro se envía al DAC para el consumo de muestras. No creo que la relación de fase entre los dos sea crítica.

Sé que no debe enviar un reloj a un FPGA solo a través de un pin conectado a una red de distribución de reloj en lugar de cualquier pin antiguo. Sin embargo, no estoy tan seguro de obtener un pin antiguo para generar un reloj ...
No utilice un pin FPGA como salida de reloj para un DAC de alta frecuencia. No va a ser de baja fluctuación.
@Ben, ¿hay evidencia para verificar esta afirmación?

Respuestas (1)

De una forma u otra, su FPGA necesitará algún tipo de reloj de referencia para funcionar. Por supuesto, el rendimiento del DAC estará influenciado por la calidad de su propio reloj.

Si usa una buena referencia de bajo jitter, la FPGA puede hacer muy buenos relojes usando su bloque de sintetizador PLL interno (verifique esto con su FPGA específico).

Sin embargo, si el espectro de reloj cuidadosamente controlado es primordial (y puede serlo para algunas aplicaciones de RF), puede usar un sintetizador de reloj externo que tenga el perfil espectral que su DAC necesita para lograr su rendimiento. Elija un sintetizador con dos salidas: una para el FPGA y otra para el DAC. TI hace algunos buenos.

si el reloj es emitido por un FPGA, no será de baja fluctuación
Sin embargo, su último párrafo es una buena solución,
Depende de la FPGA. Pero, sí, para el trabajo de RF, el reloj debe provenir de un sintetizador, o puede limpiarse con un PLL 'limpiador de fluctuaciones'. TI también los fabrica.
¿Cómo podemos averiguar cuánto jitter existiría en una salida de reloj de la FPGA y si esto es un problema?
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