¿Dónde se almacena la RAM en una CPU RISC-V? [cerrado]

¿RISC-V tiene alguna opinión sobre si la RAM se almacena en el mismo chip que la CPU (como en los dispositivos ARM) o en un chip separado en algún lugar de la placa base (como en una computadora de escritorio x86)? Supongo que la CPU tendrá algunos niveles de caché directamente, pero tengo curiosidad por saber dónde está la memoria principal.

Si no es la arquitectura, ¿qué hacen las CPU RISC-V existentes? ¿Las CPU de SiFive almacenan la RAM en el mismo chip que la CPU o en otro lugar de la placa? ¿Es generalmente mejor hacer uno u otro? ¿Depende de cómo se diseñe la arquitectura? Encontré esta pregunta , pero las respuestas parecen estar enfocadas en las CPU x86 y POWER de escritorio.

Al igual que ARM, todo se reduce a la implementación real. El núcleo en sí expone una interfaz de memoria. El caché es opcional. En el dispositivo GD32VF103 que tengo, la memoria está en el chip con la CPU central.
Las especificaciones de RISC-V hablan principalmente de ISA y del archivo de registro, pero no de toda la arquitectura de hardware SoC. Eso es específico de la implementación. SiFive debería tener su propia implementación. Por lo tanto, debe verificar sus núcleos abiertos en GitHub más o menos. Las RAM están fuera del chip (procesador externo) en casi todos los SoC.
El único ARM SoC que se me ocurre que tiene DRAM integrada es el Apple M1.
Algunos de los raspis tenían dram como PoP (paquete en paquete) y hay muchos otros que tienen dram integrado: Allwinner V3s, nuvoton, Atmel...
También hay CPU x86 con toda la RAM en el chip (Intel Quark) y dispositivos ARM con RAM en la placa base (Amazon Graviton). ISA no determina dónde está la memoria, la cantidad de RAM que necesita y cuánto desea pagar lo determina.

Respuestas (1)

RISC-V no es una CPU, es una arquitectura de conjunto de instrucciones (ISA). ISA solo especifica el conjunto de instrucciones y algunos registros. ISA no especifica dónde debe ubicarse la memoria, que es una cuestión de implementación del hardware.

El objetivo de las ISA es permitir la compatibilidad binaria entre 2 procesadores que implementan la misma ISA, incluso si utilizan diferentes microarquitecturas/implementaciones de hardware. En RISC-V ISA, hay diferentes extensiones como 32 bits, 64 bits, manipulación de bits, etc.

Nunca afirmé que RISC-V es una CPU, dije "CPU RISC-V", que significa "una CPU con RISC-V ISA". Pero gracias por la respuesta.
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