Tengo dos conectores DB37 en mi placa que finalmente se conectan a un CPLD. Todas estas conexiones/señales son entradas al dispositivo.
Para proteger contra ESD, estoy usando TVS Diodes ESD9C3.3ST5G . yo tengo la placa asi:
DB37 -> Diodos -> Resistencia pullup -> CPLD.
Los pullups de 1K tienen un propósito diferente y no están relacionados con la protección ESD. Mi PCB tiene 4 capas con la siguiente acumulación:
Los diodos se conectan a tierra mediante una vía. El rastro de la vía es grueso, más grueso que el rastro del CPLD. El plano de tierra está completamente intacto con la excepción de las vías y los pads de orificios pasantes. Supongo que esto protege contra al menos algunos ESD leves. Pero, ¿qué necesito hacer más? Este no es un dispositivo comercial y se usará internamente; sin embargo, necesito que sea confiable.
Aquí hay un primer plano del diseño:
Finalmente, una última pregunta: lo anterior describe el lado de entrada de mi tablero. La salida es similar en el sentido de que tengo dos conectores DB37 más y un CPLD. En este caso, los pines del CPLD son salidas.
El diseño es así: CPLD -> MOSFET -> DB37
En este caso, no tengo diodos. Sin embargo, como he leído recientemente, los MOSFET son mucho más sensibles a ESD que otros dispositivos, ¿debería agregar diodos aquí también? El drenaje del MOSFET está conectado al DB37. Este DB37 luego se conecta al DB37 del lado de entrada descrito anteriormente.
Si un MOSFET está encendido, su resistencia de drenaje a fuente sería bastante baja. Y como tal, esto podría resultar un camino atractivo para que pase la pica ESD en lugar de los diodos TVS en el otro extremo. ¿Tengo razón en que también debo agregar diodos TVS aquí? Si es así, ¡vaya, 72 diodos más!
Los televisores en las entradas tienen sentido y su diseño parece razonable. La pregunta es ¿hasta dónde quiere llegar para obtener qué nivel de protección? Es un juego de probabilidad. Solo los TVS deberían encargarse de la mayoría de los eventos de ESD.
Si quiere ir un poco más lejos, coloque una resistencia en serie con cada entrada antes del TVS, no entre el TVS y el CPLD. Esto le da al TVS una impedancia mínima garantizada contra la cual trabajar. Yendo aún más lejos, agregue un poco de capacitancia a través del TVS. Eso ralentizará los bordes de los picos realmente rápidos para que el TVS pueda atraparlos de manera efectiva. Continúa y continúa, con cada nivel de mayor complejidad disminuyendo aún más la probabilidad de que se encuentre un evento dañino.
Solo usted sabe en qué entorno estarán estas placas, el costo del espacio adicional en la placa y el costo de la falla.