Buscando IC DAC paralelo de alta velocidad sin bloqueo de datos

He diseñado un DDS basado en FPGA que crea señales digitales entre 0-70MHz . Ahora quiero convertir mis datos digitales en analógicos. Como la frecuencia base es de 200 MHz , necesito un DAC paralelo de alto rendimiento con un mínimo de 200 MSPS . Como busqué ampliamente, tales DAC son abundantes, pero no pude encontrar uno sin pestillo . Todo lo que encontré funciona así: los datos se envían a D0-Dx -> un reloj bloquea los datos -> se realiza la conversión.

Si quiero tener un DAC con este sistema, mi frecuencia de salida se reducirá a la mitad (un reloj para D0-Dx + un reloj para el latch de datos).

¿Alguien conoce una pieza con tales propiedades (algo que funcione como DAC80xx, pero en frecuencias altas, algo como esto :)?

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¿Por qué necesita dividir por 2 para usar un DAC registrado? No hay razón por la que no pueda hacerlo a toda velocidad, y usar un DAC que tenga un registro le dará una salida mucho más limpia.
Si no puede hacer que su FPGA emita una señal de enganche adecuada de 200 MHz, probablemente cometió un error al elegir su FPGA...
Si realmente desea una recomendación de producto, sería útil decir la profundidad de bits que desea.

Respuestas (1)

Si está utilizando un FPGA Xilinx, use un búfer de salida ODDR para generar una señal de reloj de salida a la misma velocidad que el reloj interno. Otros FPGA deberían tener características similares.

ODDR oddr_dac_clk (
    .Q                (dac_clk),
    .C                (clk),
    .CE               (1'b1),
    .D1               (1'b0),
    .D2               (1'b1),
    .R                (1'b0),
    .S                (1'b0)
);

O simplemente puede olvidarse del DAC y construir una red R-2R usted mismo. Definitivamente sería mucho más barato.

He probado R2R. Es perfecto en señales más bajas pero horrible en el rango de MHz. Creo que usar ODDR + negedge de la señal de activación es una buena idea. ¡Intentaré!
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