Buscando herramientas de código abierto para simular diseños que comprendan lógica reconfigurable

He creado una ingeniosa matriz lógica reconfigurable usando Chisel y me encuentro sin medios para probar el Verilog resultante. Puedo ver que el Verilog generado probablemente sea correcto al comparar la salida de Verilog con Verilog de una versión de la fuente Chisel donde se eliminaron las conexiones que podrían causar retroalimentación combinatoria.

¿Alguien sabe de alguna herramienta de código abierto que pueda estar a la altura de la tarea de simular este circuito?

Respuestas (1)

Tienes unas cuantas opciones:

  • Si su principal preocupación es la velocidad y no le interesan las características del banco de pruebas, eche un vistazo a Verilator , que admite solo el subconjunto sintetizable de Verilog (hasta las "características más importantes de Verilog 2005").
  • Si necesita más funciones de banco de pruebas, pruebe GPL Cver , pero tenga en cuenta que solo es compatible con Verilog 1995 (con algunas funciones de Verilog-2001).
  • Si necesita una mejor compatibilidad con Verilog, le sugiero Icarus Verilog , cuyo objetivo es admitir el estándar Verilog-2005 completo.

Mi elección personal sería Icarus Verilog, ya que prefiero usar un subconjunto más rico de Verilog HDL, pero si lo que busca principalmente es conectar su Verilog generado con C/C++ existente, Verilator podría ser su opción.

Además, no pude encontrar ninguna información sobre el subconjunto Verilog generado por Chisel, por lo que podría limitar aún más sus opciones.

Esos muchachos usan herramientas Synoptics para procesar su Verilog, así que espero que su Verilog se ajuste a las características y limitaciones de ese conjunto de herramientas.
Sinopsis, eso es.
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