Buenos días a todos, ¿existe un método comparable a la depuración de jtag en un microcontrolador (ATMEGA32) para la familia Cyclone IV de FPGA? Estoy tratando de depurar mi código Verilog, así que idealmente solo quiero poder pasar por los ciclos y poder leer el valor de un "registro" en particular (no es el término correcto, estoy seguro). He mirado los documentos y describen muchas opciones diferentes como "consola del sistema" y RTL, etc. y he oído hablar de "bancos de prueba", pero realmente no entiendo cómo funcionan. No espero ninguna ayuda con el código Verilog (todavía...) simplemente confundido acerca de qué opción (si corresponde) debería estar investigando.
Gracias Ben.
La simulación es lo que desea: lea cómo hacer un banco de pruebas simple para su circuito (aplicar reloj y reiniciar). Ate cualquier entrada que pueda ignorarse para los casos simples, trabaje hasta tener una máquina coincidente en el lado del banco de pruebas de la simulación para al menos ejercitar (si no verificar) su diseño.
Comenzar tratando de depurar un FPGA es una pérdida de tiempo, a menos que esté realmente seguro (y entonces está cerca).
La simulación le brinda una vista de todos los nodos internos (cables o flops), ya sea en el HDL original que escribió o en la lista de conexiones que resulta después de la síntesis (aquí se pueden usar los retrasos de tiempo reales, pero generalmente desea evitar eso)
No puede "un solo paso" fácilmente un diseño de FPGA, a menos que esa capacidad sea parte del diseño en sí. Pero Altera ofrece un analizador lógico incorporado llamado SignalTap que puede usar para sondear señales en tiempo real.
Pero normalmente es mejor hacer la mayor parte de la depuración en el simulador; la visibilidad de lo que está pasando y la capacidad de cambiar las cosas sobre la marcha es mucho mejor.
minghua