¿Alguien puede decirme qué está tratando de decirme esta hoja de datos?

Se envían N bits de datos comenzando en el flanco ascendente del reloj de BCK que ocurre 1 ciclo de reloj después del cambio del nivel de LRCK (= círculo amarillo). es decir, se necesita un ciclo de 1 x BCK para tratar con el bloque de datos anterior antes de que comience el nuevo cronometraje.
Primero se envían N bits de datos MSB.
Después de que se hayan enviado N bits, los datos se bloquean en el IC cambiando el estado de LRCK en un flanco descendente de BCK. El retraso entre la entrada del último bit de datos por parte de BCK y el enganche de la palabra de datos por cambio de LRCK no se especifica en este diagrama excepto que es al menos un medio ciclo de BCK (= círculo azul).

Una mirada a la figura 1 muestra más detalles de los tiempos.
Los datos y LRCk pueden cambiar juntos y BCLK ocurre Tsu1 (= tiempo de configuración) después de que los datos y LRCK hayan cambiado = 10 ns min.
Los datos deben retenerse después de BCLK durante el tiempo = Th1 ( = tiempo de retención 1 ) = 10 ns como mínimo.

Eso parece ser un bit de selección de palabras. En$I^2S$, es posible mezclar equipos que utilizan diferentes longitudes de bits, por lo que es posible enviar datos desde un dispositivo de 32 bits a un dispositivo de 24 bits. El dispositivo de 24 bits solo tomará sus primeros 24 bits y luego esperará la señal que el dispositivo de 32 bits ha terminado de enviar. El bit de selección de palabra también le dice al receptor que el canal está cambiado. Como puede ver, hay uno después del canal izquierdo y luego después del canal derecho y luego nuevamente después del canal izquierdo y así sucesivamente.

Así que supongo que en un escenario asíncrono, esto probablemente se llamaría bit de parada.