JK flip flop salidas de inicio aleatorio

Estoy trabajando en un proyecto para la universidad y tengo que implementar una especie de alarma usando solo chanclas MUX y JK y una placa de pan. El problema que encontré es que cada vez que enciendo todo el circuito, mis chanclas tienen salidas aleatorias. Tengo 2 SN74HC73, lo que significa que tengo 4 chanclas. Conecté todos los puertos (correctamente, verifiqué tres veces) y puse CLR en ALTO (básicamente conéctelo a la fuente de alimentación) para los 4.

¿Hay alguna manera de garantizar que todas las chanclas estén predeterminadas en 0 una vez que encienda el circuito?

Por favor, ayúdame :)

¿Puedes agregar resistencias y capacitores? Si es así, conecte algún condensador de los terminales claros FF a GND. Luego coloque una resistencia de los terminales transparentes a la fuente de alimentación. Para empezar prueba valores de 10K ohm y 0.1uF. Debería poder vincular todos los terminales transparentes FF al mismo R & C.
Solo tengo resistencias, así que probaré con esas. ¿Estás diciendo que debería terminar con algo como esto? Potencia -> 10K Ohmios -> ¿Claro?
No. Potencia -> 10K Ohmios -> Claro -> 0.1uF -> GND.
El condensador es necesario para mantener bajos los pines transparentes durante un rato a medida que aumenta la energía. Esto permite que los FF se inicialicen en BAJO en sus pines Q.

Respuestas (1)

No hay nada en las especificaciones, ni en los esquemas internos, que defina cuáles deberían ser las salidas de un flip-flop JK en el encendido. La única forma de obtener un estado conocido es usar la CLRentrada del chip, que restablece todo el chip a un estado conocido.

La forma normal de hacer esto es mantenerlo CLRbajo durante un período corto mientras el chip se enciende, y luego soltarlo a ALTO. La forma más sencilla de hacer esto es con un condensador y una resistencia en el pin.

ingrese la descripción de la imagen aquí

esquemático

simular este circuito : esquema creado con CircuitLab

Deberá experimentar para obtener los valores de los componentes correctos para su situación. Cuanto mayores sean los valores, más lento se cargará el capacitor y mayor será la demora antes de que el pin CLR suba. R2 actúa como una resistencia de "purga" para eliminar la carga del condensador y dejarlo listo para el próximo encendido. Debe ser mucho más alto que la resistencia de carga R1 ya que ambos actúan como un divisor de voltaje que define el nivel máximo de carga del capacitor. Puede o no ser necesario dependiendo de la autodescarga del capacitor y la corriente de fuga del pin CLR cuando se quita el VCC.

¿Es necesario usar CLR, o también sería suficiente sincronizar el chip cuando J es alto y K es bajo o viceversa? Alternativamente, ¿hay chips JK que no estén diseñados para que, independientemente de su estado inicial, la probabilidad de que no estén en un estado válido después de unos pocos pulsos de reloj no se acerque a cero?
Bueno, eso también funciona, pero usar el pin CLR no requiere agregar ninguna lógica de reinicio adicional a las entradas J/K.
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