¿Existe alguna herramienta en Linux que convierta el código VHDL/Verilog en un bloque esquemático equivalente?
Conozco las herramientas disponibles:
* Synplicity
* Synopsys Design Compiler
* Altera Quartus II
* Xilinx ISE
Pero estos no son gratis.
El software gratuito Quartus II Web Edition puede hacerlo. Creo que el Xilinx ISE gratuito también puede hacerlo. Corren bajo Linux.
Eche un vistazo a las herramientas en http://opencircuitdesign.com/ todo lo que hay es de código abierto y gratuito (en su mayoría). Creo que XCircuit es el software que está buscando http://opencircuitdesign.com/xcircuit/index.html . Yo solo verifico la funcionalidad (a través de la simulación) y verifico los resultados de la síntesis, por lo que nunca probé XCircuit.
Si desea seguir el flujo completo de EDA (compilar en PnR, tal vez incluso más allá), lea http://opencircuitdesign.com/verilog/index.html , en esa publicación se mencionan todos los elementos necesarios.
Si no puede encontrar bibliotecas, busque las bibliotecas OSU, son gratuitas y pueden admitir hasta 18 micras (probé 25 micras, así que no estoy seguro de 18).
Aparte de estos, iverilog es un compilador realmente bueno. Y el navegador de código Emacs es un buen editor.
Espero que responda a tu pregunta.
stevenvh
kevin vermeer
kevin vermeer