¿Una forma simple de evitar el consumo de corriente en el sentido del divisor de resistencia?

Esta es una pregunta simple, pero complicada.

Mido voltaje en varias líneas, más de 3'000. Las líneas pueden ser de hasta 100V.

Solo necesito medir en un momento determinado y me gustaría evitar el consumo de corriente de las líneas de detección cuando no se está midiendo.

Estaba pensando en usar un mosfet y desconectar todo el VSS del lado inferior del divisor de resistencia, pero el AN está conectado a la lógica de muestreo, que tiene diodos de protección internos a 3V3, por lo que seguirá consumiendo corriente.

Dado que tengo muchas de esas líneas y la aplicación es sensible al costo, me gustaría evitar tener un Mosfet P en cada línea con las resistencias y el zener que se necesitarían.

¿Hay algún truco posible aquí? ¿Quizás algún componente hecho para eso que no conozco?

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Actualizar:

La respuesta de Edgar Brown es válida, pero es un poco complicado manejar la puerta, dado que el voltaje del mos variará.

Además, no tengo espacio en la PCB para agregar mos entre las dos resistencias del divisor (o tendría que hacer muchos cambios de ruta).

Tengo otra posible solución:

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Q53 desacoplaría el divisor de detección de la tierra y la otra Q se desacoplaría del IC de detección.

Si la compuerta de Q54 se acciona como un drenaje abierto, Q53 se accionaría primero, llevando Q54 a unos pocos V a VSS y luego se puede accionar Q54.

¿Solo una resistencia de todas las puertas Q54 a Q53 Vd debería ser suficiente?

Actualización 2

Creo que encontré una solución mejor, agregando un voltaje de polarización antes del VSense. Simplemente polarizado al mismo voltaje del estado apagado.

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¿Cuánto consumo de corriente es realmente aceptable de cada línea? ¿Cuánto es demasiado? Se específico.
No hay corriente en absoluto cuando está apagado. o unos pocos nano A.
Esa es una buena respuesta. Excluye un continuo 1 m A . Entonces, realmente desea aislar las líneas cuando no se observan. La sensibilidad al costo ahora entra en escena. ¿Cuál es tu presupuesto por medida?
¿Necesita poder controlar la conexión de cada señal individualmente? Encenderlos y apagarlos juntos podría reducir drásticamente la cantidad de piezas adicionales necesarias para la solución PMOS.
Incluso controlarlos en grupos de 10 o más significaría solo un zener/resistencia/etc. por cada 10 líneas.
Todos están encendidos juntos @ThePhoton, pero pueden tener voltajes bastante diferentes, aunque una vez encendidos, el voltaje estaría por debajo de 20V. Es un buen punto sobre tener 1 zener para todos, déjame pensar por un minuto.
Corrija mi comentario anterior, algún canal se puede encender de forma independiente, pero la medición siempre está encendida en conjunto. Por favor revise mi actualización.
@junk lo siento, no vi su pregunta, la solución más reciente cuesta al menos 0,4 centavos de dólar por canal.
Su solución agregada agrega una corriente de fuga negativa, lo que en realidad aumenta el consumo de energía, pero ahora de su propio suministro (por cierto, un PMOS sería mejor en esa aplicación), por lo que ahora no entiendo por qué la fuga es un problema.
Sí, el aumento del consumo de energía no es realmente un problema, y ​​es del orden de 80 uA por canal. Las fugas son un problema porque, en estado apagado, no debería pasar corriente por la carga a la que están conectados los canales.
Pero ahora tienes corriente negativa pasando por la carga. Eso sigue siendo corriente de fuga, y es diferente de "sin corriente".
@EdgarBrown no hay corriente ya que la polarización es el mismo voltaje que se suministra a la carga, por lo que el voltaje en la carga es (casi) 0V. ¿Funcionaría NMOS, ya que ya lo tengo en la lista de materiales?
@EdgarBrown usando esta implementación: imgur.com/a/3p3oHOj
@Damien que NFET siempre está apagado. Además, después de observar su esquema más de cerca, no veo cómo funcionaría a menos que haya algunas suposiciones que no se muestran en los esquemas. ¿Has comprobado una simulación?
@EdgarBrown, ¿qué estaría siempre apagado? La puerta se llevaría a -3V3 con respecto a la fuente y el NMOS cambiaría, el MOS cambiaría con voltaje de puerta positivo o negativo.
@Damien No, no lo hacen.
@EdgarBrown tienes razón, no sé de dónde saqué eso. Cambié a PNP BJT en lugar de PMOS por razones de costo y disponibilidad. Creo que debería hacerlo imgur.com/a/3p3oHOj
@Damien, todavía no veo cómo esto elimina cualquier fuga.

Respuestas (1)

Simplemente use NFET como interruptores de lado alto debajo de las resistencias de 1M. Es posible que necesite un voltaje adicional para impulsar su compuerta, o para reducir su rango de medición, pero una vez que los polarice en su región de triodo (que las resistencias de 1M hacen bastante fácil), su impedancia será insignificante.

Solo asegúrese de usar un FET con baja fuga a través del diodo inverso (o mejor aún, con una conexión de cuerpo separada) y llevar sus Vgs a cero o negativo cuando está apagado, para mantenerse fuera de la región del subumbral.

Esta es la idea básica. Suponiendo que cada NFET se activa de forma independiente entre sí.

esquemático

simular este circuito : esquema creado con CircuitLab

Los PFET también podrían funcionar. Pero su polarización no es tan clara como (1) tendría que usar las fuentes mismas para proporcionar algunas de sus polarizaciones de puerta, (2) necesitaría cambiadores de nivel para alcanzar 100 V y (3) aumenta las rutas de fuga debido a los cambiadores de nivel. Y cualquier controlador de compuerta lo pondrá en un subumbral y eso significa una fuga.

El problema sería manejar la puerta del NFET, necesitaría componentes adicionales para no romper el Vgs max, cada canal necesitaría componentes de manejo separados, ¿o me falta algo?
@Damien, ese problema solo ocurre con los PFET. Solo necesita un suministro que le permita controlar la puerta NFET en Vdaq_max + Vto + Vtriode. Eso podría ser solo 5 V por encima de su suministro de DAQ, lo que significa que solo necesitaría un Vgsmax de 20 V más o menos. Incluso las abrazaderas de compuerta parecen innecesarias debido a la ganancia muy alta proporcionada por las resistencias de 1M.
Buen punto, déjame pensar en esa opción.
Creo que su propuesta es válida, pero conducir la puerta puede ser un poco difícil, cualquier voltaje positivo llevaría el mos a un punto de equilibrio, por lo que necesitaría algo de voltaje negativo, pero esto reduce el Vgs Max. Otro problema es que no tengo espacio en la PCB para agregar MOS en esa área.
@Damien, el problema del espacio es una decisión de ingeniería, pero no necesita un voltaje negativo. Todo lo que necesita es un suministro que se encuentre más de un Vto por encima del rango de medición máximo del ADC. Esto se puede resolver con un suministro positivo adicional o reduciendo el voltaje máximo en el ADC.
Ah, claro. Interpretaste mal mi respuesta. Agregaré un esquema cuando llegue a una computadora más tarde hoy. El drenaje y la fuente NMOS deben estar en serie con el divisor entre las dos resistencias, no en paralelo.
@Damien Actualicé la respuesta para incluir un esquema.
Aunque no es la solución que elegiré, aceptaré tu respuesta ya que te esforzaste un poco. Gracias.
¿Una forma simple de evitar el consumo de corriente en el sentido del divisor de resistencia?
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