Tratando de entender el procedimiento de encendido MOSFET

Estoy tratando de entender el procedimiento de encendido del mosfet. Esto es de la siguiente nota de aplicación de TI. https://www.ti.com/lit/ml/slua618a/slua618a.pdf?ts=1613979703351&ref_url=https%253A%252F%252Fwww.google.si%252F

Parece que no puedo entender ciertos aspectos de la descripción. En la etapa 2, el VDS se mantiene constante. La justificación de esto en la nota de aplicación es la siguiente:

Esto se puede entender mirando el esquema en la Figura 3. Hasta que toda la corriente se transfiera al MOSFET y el diodo se apague por completo para poder bloquear el voltaje inverso a través de su unión pn, el voltaje de drenaje debe permanecer en el voltaje de salida. nivel.

¿Cuál es esta fuente de voltaje de la batería? ¿El diodo básicamente se apaga una vez que toda la corriente (desde IDC y la batería fluye a través del FET) y ahí es cuando el VDS comienza a caer?

El segundo aspecto tiene que ver con la corriente de drenaje que ahora se mantiene constante en la etapa 3. La descripción de esto es:

Toda la corriente de puerta disponible del controlador se desvía para descargar el capacitor CGD para facilitar el cambio rápido de voltaje a través de las terminales de drenaje a fuente. La corriente de drenaje del dispositivo permanece constante ya que ahora está limitada por el circuito externo, es decir, la fuente de corriente continua.

El condensador CGD está descargando corriente debido a la rápida dv/dt en el terminal de drenaje. ¿Esta corriente no fluiría a través de la terminal de drenaje? ¿Eso no aumentaría la corriente de drenaje? ¿Por qué ahora se limita a los circuitos externos?

Lo sé por la curva de transferencia de mofet, este comportamiento ocurre una vez que el mosefet alcanza la región de saturación, la corriente es aproximadamente constante para un voltaje de puerta dado, pero ¿por qué sucede eso mientras cae Vds?

Creo que podría estar confundiendo mis conceptos, por lo que cualquier explicación alternativa a lo que se proporcionó en la nota de TI podría ayudar a este clic. Así que gracias por la paciencia para leer esto.

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Respuestas (1)

Vout se representa como una batería porque es una capacitancia relativamente grande que no puede afectar su voltaje. También podría ser un capacitor muy grande en las escalas de tiempo que están considerando, pero por simplicidad, quieren que ignore cualquier posible característica de carga y descarga de los capacitores en la salida. Mientras el dispositivo está apagado, toda la corriente de Idc está cargando la batería, pero dado que tiene una capacidad tan alta, el voltaje no cambia, por lo que Vds es el voltaje de la batería más el Vf del diodo. A medida que la puerta alcanza Vth, la corriente en el dispositivo comienza a aumentar y la corriente que carga la batería disminuye proporcionalmente, lo que significa que Vds permanece igual. Una vez que la corriente de Idc fluye por completo a través del dispositivo, Vds cae por debajo de Vout+Vf y el diodo se apaga. Creo que sería muy útil si Rds y Rbat+Rdiode se incluyeran en ese gráfico. Haría algunas cosas más fáciles de visualizar.

En la etapa 3, la corriente de drenaje permanece igual debido a la fuente de corriente inductiva. Recuerde que el colapso del campo magnético tiene el efecto de tratar de mantener constante la corriente (en escalas de tiempo cortas). Cgd es relativamente pequeño, por lo que la corriente de carga puede despreciarse a la luz de los Id mucho más grandes. Vds está cayendo en su punto porque Rds está cayendo pero los Ids permanecen constantes.

Editar: durante la etapa 3, la meseta de Miller (en Vgs) es causada por el cambio en Vds que se acopla a través de Cgd, lo que evita que el voltaje en la puerta aumente al mismo ritmo que en las etapas 1 y 2 aunque continúa para cargar. En la etapa 4, Vgs continúa aumentando después de que Vds se acerca a su mínimo. Vgs en la etapa 4 generalmente se parece más a la carga de un capacitor que a una pendiente lineal, pero con fines ilustrativos, creo que está bien.

Hay una buena explicación de la meseta de Miller aquí.

¡Gracias, la mayor parte tiene sentido ahora! En la etapa 3, todo el Id fluye a través de FET, el diodo tiene polarización inversa y Vgs es constante. Entonces, ¿por qué sigue cayendo Rds on? Hubiera pensado que debería caer a medida que aumenta Vgs y el canal se abre más. Una vez que el canal está completamente abierto (o no se abre más), ¿el rds on se mantendría constante? ¿Podrías dar más detalles sobre eso? (Intuitivamente, la caída de vds tiene sentido, el FET está encendido y VS está en gnd, VD está en Id * Rdson, por lo que VDS es pequeño.
@ Hasman404 Hice una edición para aclarar la meseta de Miller. Avísame si eso ayuda.
He caído en otra confusión aquí. La etapa 2 donde Vg va de VTh a V miller, decimos que el amplificador operacional está en su región lineal de operación ya que Id es proporcional a Vgs. Sin embargo, Vds está en Vdsoff, que es un gran voltaje. Pensé que fet para estar en VDS lineal tenía que ser muy pequeño. ¿Podrías explicar eso también por favor?
Vds está siendo "regulado" por el diodo y la batería. Esto significa que el voltaje debe ser igual a Vbat + Diodo Vf hasta que el diodo se apague una vez que toda la corriente de la fuente de corriente inductiva pueda fluir a través del MOSFET.
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