Serial NOR Flash - Vago

¿ Cuáles son las diferencias estructurales entre Serial NOR Flash y Parallel NOR Flash ? Si hay una diferencia estructural , ¿cuáles son las diferencias entre Serial NOR Flash y Serial NAND Flash ? Parece que no puedo obtener el recurso para esta pregunta en particular de Google

Volvió a la versión original con su mención de los intentos de búsqueda, ya que el usuario merece crédito por hacer un esfuerzo para investigar esta pregunta por sí mismo antes de hacerla. Esperemos que haya menos votos negativos ahora.

Respuestas (3)

Serial flash utiliza el bus serie para escribir y leer los datos del dispositivo. Los autobuses seriales populares incluyen I2C y SPI. La señalización en serie involucra señales de dirección, datos y control en 2-3 cables.

La memoria flash paralela utiliza E/S paralela de 8 bits o bus para escribir y leer los datos del dispositivo. Las señales paralelas necesarias son el bus de datos (generalmente de 8 bits), el bus de direcciones (depende de la densidad del dispositivo) y el bus de control (en, oe).

Podría haber agregado más detalles, pero la pregunta es demasiado genérica, por lo tanto, la respuesta es genérica.

Gracias, soy nuevo en esta tecnología y pensé que las diferencias estaban presentes en la estructura de la celda. Es por eso que mi pregunta incluía NAND flash, que debería ser confuso de ver.
La estructura celular puede ser explicada por diseñadores de memoria. He trabajado en una empresa de memorias y, por lo general, los diseñadores de circuitos de memoria no discuten aspectos internos en los grupos de noticias. Tales preguntas también pueden ser respondidas por tecnólogos de Si (generalmente chicos PHD)
Ahora sé que la "estructura interna" más o menos, como la llamé, no es el problema en absoluto. Su respuesta fue justo lo que estaba buscando. Como dije, soy nuevo en esta tecnología, y yo ni siquiera consideró tener en cuenta el tipo de acceso de E/S.

Wikipedia: La memoria flash tiene una explicación bastante buena de la diferencia estructural entre NOR flash y NAND flash.

NI flash:

Puerta NMOS NOR ni flash

puerta NMOS NAND Flash NAND

-- Flash NAND

Ambos tipos de memoria Flash utilizan transistores de puerta flotante. Para leer una palabra, otras cosas en el chip flash impulsan la línea de palabra seleccionada a un voltaje positivo "pequeño". Cuando la puerta flotante se carga con electrones, protege al transistor de la línea de palabra lo suficiente como para que el transistor permanezca APAGADO. Entonces, la resistencia tira de la línea de bits HI y la CPU ve un bit uno (1). Cuando se borra la puerta flotante, incluso ese voltaje positivo "pequeño" en la línea de palabra es suficiente para encender el transistor y llevar la línea de bit a LO, dominando la resistencia, y la CPU ve un bit cero (0).

El flash NOR conecta esos transistores en una puerta NMOS NOR. Para evitar interferir con la línea de palabra seleccionada, otras cosas en el chip flash establecen las líneas de palabra no seleccionadas en GND (apagando sus transistores).

NAND flash conecta esos transistores en una puerta NMOS NAND. Para evitar interferir con la línea de palabra seleccionada, otras cosas en el chip flash configuran las otras líneas de palabra a un voltaje positivo "más grande" (encendiendo sus transistores).

La ruta desplegable desde la línea de bits hasta GND pasa por muchos transistores en una memoria flash NAND. La ruta desplegable pasa por un solo transistor en flash NOR. Por lo tanto, el flash NOR puede ser significativamente más rápido que el flash NAND (cuando se construye a partir de transistores equivalentes). (Pero incluso NAND puede ser más rápido que un disco duro giratorio).

Como puede ver en la sección transversal del chip púrpura, el flash NOR requiere muchas más vías de contacto desde la línea de bits hasta los transistores. Debido a que NAND flash no necesita esas vías, el diseño físico de NAND se puede empaquetar en un área significativamente menor por bit. Por lo tanto, el flash NAND puede costar significativamente menos que el flash NOR (por bit y cuando se construye a partir de transistores equivalentes). (Pero incluso la memoria flash NOR cuesta menos por bit que la DRAM).

Tanto las interfaces paralelas como las seriales fuera del chip son posibles con flash NAND o NOR.

Las aplicaciones de ejecución en el lugar (XIP) se ejecutan directamente desde Flash. Todos los bits de la instrucción deben obtenerse en cada ciclo de instrucción, por lo que tales aplicaciones tienden a usar flash NOR paralelo.

Los discos de estado sólido (SSD) tienden a utilizar chips flash NAND paralelos.

Las memorias de configuración Flash suelen ser chips Flash seriales. Creo que he visto flash NOR en serie y flash NAND en serie en esta aplicación.

(El pull-up generalmente no es una resistencia literal. Los detalles no parecían relevantes aquí).

Leí el artículo, pero no entiendo ciertos aspectos. Puedo entender que el tiempo de acceso de lectura aleatoria de NAND flash sería mucho más largo que para NOR flash, pero no entiendo por qué estaría limitado al acceso en serie. El chip flash será una matriz 3d (filas por columnas por transistores en cada cadena); en un momento dado, solo se puede acceder a una fila en una matriz y a un transistor por cadena, pero ¿existe alguna otra razón además de los límites externos de conteo de pines por los que uno no debería poder leer simultáneamente, por ejemplo, el transistor # 5 en cada cadena en cada columna de la fila 28?
@supercat: Yo también estoy desconcertado. Tengo entendido que la mayoría de los SSD usan chips flash NAND paralelos. Por lo tanto, existen chips flash NAND paralelos. Por lo tanto, NAND no está "limitado al acceso en serie". ¿Cómo podría arreglar mi texto (o el artículo de Wikipedia) para combatir este malentendido común?
No sé. Sospecho que el problema principal es que los largos tiempos de acceso aleatorio inherentes a una matriz NAND-flash han llevado a los diseñadores de chips a optimizar sus interfaces para el acceso secuencial; incluso si fuera posible diseñar un chip que permitiera un tiempo de acceso aleatorio en el chip de 5 us y un tiempo de acceso aleatorio en la página de 20 ns, eso no ofrecería mucha ventaja sobre simplemente tener un tiempo de acceso aleatorio de 5 us y un "buscar siguiente" de 20 ns byte" tiempo. De hecho, el escenario secuencial puede ser más rápido si los datos de una página se pueden registrar mientras la página siguiente se lee desde la matriz en algunos latches.
Por cierto, me pregunto cuál es la relación entre las páginas, los bloques de borrado y las cadenas de transistores. Me pregunto si una "página" representa (una vez representada) un transistor en cada uno de un montón de cadenas, y un "bloque de borrado" representa un montón de cadenas completas.
@davidcary Entiendo la estructura de NAND y NOR ("la conexión en paralelo de las celdas se parece mucho a la conexión en paralelo de los transistores en una puerta CMOS NOR, así es como deriva el nombre como flash NOR. En NAND-flash, las celdas están conectadas en serie que se asemeja a una puerta NAND, y por eso el nombre. La conexión en serie evita que las celdas se programen individualmente. Estas celdas deben leerse en serie. ') Fuente: AQUÍ Eso es y después de leer esto , aunque debería haber una diferencia "estructural" en Flash NOR serie y paralelo

No sé a qué te refieres con estructural; si te refieres a la estructura interna, no tengo ni idea.

Sin embargo, la principal diferencia entre la memoria flash NOR en serie y en paralelo es la forma en que se accede a la memoria. Se accede a los flashes NOR en serie a través de SPI, por lo que tienen un recuento bajo de pines, mientras que se accede a los flashes NOR paralelos a través del bus de datos/direcciones habitual.

Mira lo siguiente:

Sí, me refiero a la estructura de la celda (pensé que las diferencias deberían estar en este nivel, ya que el número bajo de pines sobre el que había leído ya no explicaba por qué es "en serie") Ahora que aprendí que se accede a SPI, puedo entender el diferencias de interfaz. Gracias de cualquier manera..
Serial NOR Flash - Vago
RespuestasAquíPolítica de privacidad1y, 0v