Se necesita ayuda con el duplicador de frecuencia SPARTAN-3AN FPGA

Aquí adjunté las redes enrutadas para este programa verilog HDL a continuación con el módulo de instancia de DCM. mientras estoy implementando en la placa XC3S50AN FPGA utilizando ISE12.3 Design suite clk2x y las salidas bloqueadas no proporcionan ninguna salida en la placa de desarrollo SPARTAN FPGA ( https://www.pantechsolutions.net/project-kits/cpld-fpga-boards/ spartan-3an ) hay un LED de salida asignado para clk0, bloqueado, pines clk2x (p7, p8, p10 en la hoja de datos) son pines de salida, pines y (p57 (clk), p18 (rst)) son pines de entrada. pero, yo obtuve una salida solo en clk0 (p7) que es de 2.5 Mhz igual que clk50 (reloj generado intencionalmente a partir de 50 Mhz de reloj de entrada)

module dcm_pllverilog(clk,rst,clk0,clk2x,locked);

input clk;
input rst;
output clk0;  
output clk2x;
output locked;

reg clk50=0;
wire clk0;
wire clk2x;
wire locked;

reg [7:0] count=0;

clkdcm_test instance_name (
    .CLKIN_IN(clk50), 
    .RST_IN(rst), 
    .CLK0_OUT(clk0), 
    .CLK2X_OUT(clk2x), 
    .LOCKED_OUT(locked)
    );

always @(posedge clk) //---2.5 Mhz signal from 50 MHZ crystal oscillator 
begin 
     count<=count+1;

  if(count<=9) 
     clk50<=1;
  if(count>=10)
     clk50<=0;
  if(count>=19)
     count<=0;
end
endmodule



//----------

# PlanAhead Generated physical constraints 

NET "clk" LOC = P57;
NET "clk0" LOC = P7;
TIMESPEC"Ts_clk" = PERIOD "clk" 20ns high 50%;
NET "clk2x" LOC = P8;
NET "locked" LOC = P10;
NET "rst" LOC = P18;

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