Resumen de tiempo de síntesis en la herramienta Xilinx (ISE)

Obtengo el siguiente resumen de tiempo de la síntesis:

Timing Summary:
---------------
Speed Grade: -1

   Minimum period: 9.982ns (Maximum Frequency: 100.180MHz)

   Minimum input arrival time before clock: 4.597ns

   Maximum output required time after clock: 4.364ns

   Maximum combinational path delay: 2.788ns

Quiero mejorar eso, ¿hay alguna manera de encontrar la ruta crítica y tal vez amortiguarla un poco?

no se cual es el cuello de botella..

Si dice qué herramienta está usando (ISE o Vivado), puedo ayudarlo, puede generar el informe de tiempo detallado, pero es diferente en las 2 herramientas.
el título de la pregunta dice ISE...
Lo siento, me lo perdí :(

Respuestas (2)

Debe ejecutar el informe generate_timing en su diseño para obtener el informe detallado de su diseño. En ISE lo hace eligiendo Herramientas->Timing-Analyzer->PostMap

Analizador de temporización ISE

Te generará un informe con la información que solicitaste.

Para un análisis de tiempo más preciso de su diseño, debe mirar el tiempo DESPUÉS de que se haya realizado el P&R.

El cuello de botella se mostrará con detalles explícitos y sangrientos un poco más abajo en el informe de síntesis, en la sección de "ruta crítica" para cada restricción de tiempo.

Pero antes de que prestes demasiada atención a eso: el "período mínimo" está sospechosamente cerca de 100 MHz. Verificaría si ha especificado una restricción de tiempo de reloj de 100 MHz, aumentarla a 120 o 150 MHz o ... y volver a sintetizar primero. Si el sintetizador puede cumplir su objetivo real sin ayuda, esa es una forma de trabajar mucho más eficiente en el tiempo.

Resumen de tiempo de síntesis en la herramienta Xilinx (ISE)
RespuestasAquíPolítica de privacidad1y, 0v