Reloj de entrada de un sintetizador digital directo

Necesito crear un circuito basado en uno de los DDS analógicos digitales (AD9102) para crear una señal sinusoidal a 150 kHz. Para este propósito, creo que una línea de reloj de alrededor de 10 MHz sería suficiente. No entiendo completamente cómo funciona el reloj de entrada. Al mirar la hoja de datos del componente (@pag 20/36, CLOCK INPUT) puedo ver que hay múltiples posibilidades para controlar el chip. Hay pocas cosas que no comprendo completamente.

  1. Cuando dicen "En aplicaciones donde las señales de salida analógicas son de baja frecuencia, la entrada de reloj del AD9102 puede controlarse con una señal CMOS de un solo extremo". ¿Qué quieren decir con "baja frecuencia"? ¿Se considera que 150 kHz es una señal de salida de baja frecuencia, o significan algo más como señales de 100 Hz?

  2. Si la solución 1 no es adecuada para mi caso, necesitaría usar una señal diferencial para la distribución del reloj. Supongamos que usaré la solución que incluye el controlador LVDS, ¿qué quieren decir con CLK+ y CLK- (señales de entrada del controlador AD9515)? Suponiendo que CLK+ es una onda cuadrada con un ciclo de trabajo del 50 % a 10 MHz, ¿eso significa que CLK- es una versión desplazada 90° de la señal CLK+? Si este es el caso, ¿por qué no puedo simplemente poner estas señales en las entradas CLKP y CLKN para evitar el uso del controlador?

¡Ojalá todo tenga sentido! Gracias por las respuestas.

¿Puede aceptar solo 2 muestras (0v, +1v) en cada ciclo de salida? ¿Quieres 5 o 10 o 100 muestras, para construir una baja distorsión? El IC tiene almacenamiento interno de 4096 palabras; ¿Planeas usar todos esos? Si usa un reloj de 10MHz (conectado a +Clk, con -Clk omitido como se muestra), para producir 150KHz, tendrá 60 muestras por ciclo, o 15 muestras (cada 6 grados) en un cuarto de ciclo. ¿Qué tan limpio debe ser su 150KHz? 100dB SNR?
¿Cómo calculó que la proporción de 10 MHz a 0,15 MHz es suficiente? ¿Las muestras cada 6 grados (error de 0,1 radianes, en los cruces por cero) proporcionarán una reconstrucción adecuada de la onda sinusoidal? ¿Cómo sabrá lo que es "suficientemente limpio"?
Este proyecto sale de unas especificaciones que me han dado. Lamentablemente, nunca me han dicho nada sobre la "limpieza" de la señal, razón por la cual decidí reconstruir la onda sinusoidal usando al menos 50 puntos por período (que al usar el reloj de 10 MHz se respeta mucho). ¿Crees que debería aumentar el reloj para tener más puntos (digamos al menos 200-300 puntos por período)? ¡Muchas gracias por su respuesta!
Ve a preguntar sobre los requisitos de limpieza de la señal. Mejor preguntar temprano.

Respuestas (2)

1) Significan que la entrada del reloj es de baja frecuencia. Un reloj de 10 MHz es de 'baja frecuencia' en el contexto de esta parte, y un CMOS de un solo extremo debería estar bien.

2) CLKP y CLKN están desfasados ​​180 grados, destinados a formar una señal diferencial. En general, nos gustan las señales diferenciales para los relojes porque a) aíslan las señales de modo común yb) tienen el doble de velocidad de respuesta que las de un solo extremo.

Si usa un controlador de reloj o no, depende de usted. Las partes que sugieren, AD9510 y similares, son búferes de distribución de reloj. Si ya tiene una señal LVDS de 10 MHz limpia, no es necesario utilizar un búfer adicional. Si tiene una señal CMOS de un solo extremo, utilícela. Utilice el acoplamiento adecuado para cualquiera de los dos.

Tenga en cuenta los voltajes máximos y mínimos absolutos para las entradas del reloj, no deben salir del riel de suministro digital y la tierra. Elija un voltaje de riel para su salida de reloj CMOS que no sea más alto que el que se usa para el 9102.

Un reloj de 10MHz con una salida de 150kHz le brinda un amplio margen de maniobra para diseñar su filtro anti-aliasing (también conocido como reconstrucción) de salida.

¡Gracias por su respuesta! Creo que optaré por la solución de un solo extremo ya que me resulta más fácil. Me resulta difícil encontrar una solución para crear dos señales de onda cuadrada en oposición de fase (probablemente porque aún no he estudiado suficientes circuitos). Lo primero que me viene a la mente para crear el CLK- una vez que se proporciona el CLK+, es usar una puerta NOT, ¡pero estoy bastante seguro de que el retraso en la propagación estropearía todo!
Al generar clk+ y clk-, una ruta es usar un controlador diferencial, en el que los retrasos se igualan con precisión, hay mucho para elegir. Otra es usar un chip de distribución de reloj dedicado, como el ad9510. Otro (ilustrado en la sección 'manejo del reloj') es usar un transformador. Si tiene una señal LVDS, entonces ya tiene un par diferencial bien adaptado.

Prueba esto en la salida DAC

esquemático

simular este circuito : esquema creado con CircuitLab

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