Sé que los flip-flops D retienen un cierto nivel lógico (memoria), pero cuando emiten (es decir, cambian) esta memoria retenida, ¿la pierden?
por ejemplo: digamos que tengo flip-flops 3 d conectados como un registro de desplazamiento en serie. Y envía una señal de entrada de 1,0,1 en 3 pulsos de reloj consecutivos. Los niveles lógicos de los flip-flops D serán D 1 =1, D 2 =0, D 3 =1. Luego detuvo el flujo de entrada pero siguió enviando el pulso del reloj. ¿Cuál sería el estado de memoria final de estos flip-flops? 1,1,1 o 0,0,0
gracias de antemano.
Editar: Así es como se vería el circuito.
Entonces, la pregunta sería: ¿necesita seguir enviando constantemente la entrada 1 a D 1 para mantenerla en la lógica 1? o puede simplemente detener la entrada.
No está claro cómo pretende "detener el flujo de entrada". En un circuito síncrono como este, realmente no hay forma de detener la existencia de una entrada en D. Todo lo que puede hacer es dejar de sincronizar la entrada.
Algunos D-Flops tienen un pin de habilitación que desactivará el reloj y permitirá que el reloj funcione en el resto del circuito sin afectar la salida. Si no hay una habilitación interna, puede crear una externamente utilizando una puerta lógica adicional. Si desactiva el reloj, el valor en la entrada D no afectará al resto del circuito.
Si registra el flop y está habilitado, capturará la entrada y la cambiará, destruyendo el estado anterior. Si la entrada es 0, la salida será 0 después de un reloj. Si la entrada es 1, la salida será 1 después de un reloj. Si desconecta la entrada y la deja en alta impedancia (deje que "flote"), la salida será impredecible (y posiblemente metaestable) después de un reloj.
Abhishek Tyagi
DOBLAR