La interfaz independiente de medios de 10 Gigabit ( XGMII ) es un estándar de interfaz que utiliza 72 pines de datos para RX y TX. Según tengo entendido, de esos 72 pines, solo 64 son en realidad datos, los 8 restantes son para error y control de flujo.
No he podido averiguar qué son exactamente esos 8 pines y cómo deben controlarse. Estoy considerando escribir un módulo de controlador XGMII Verilog pero no puedo encontrar la especificación relevante.
¿Cuáles son los 8 pines de control RX y TX para XGMII? ¿Dónde puedo encontrar una especificación? (¿Hay implementaciones de XGMII Verilog disponibles públicamente?)
La especificación para XGMII se encuentra en la cláusula 46 de IEEE 802.3, que comienza en la página 187 de este PDF .
802.3-2008_section4.pdfDebería mirar los módulos opencores 10G para saber cómo implementarlo. También puede consultar la hoja de datos de TI sobre los módulos XAUI (www.ti.com/product/tlk3138). En Xilinx FPGA, solo conecta cuatro E/S de cohete a los módulos XAUI. También hay algunos archivos PDF flotando en Internet sobre el estándar 10G. Creo que la gerencia usa los pines adicionales. Escriba 10G MDIO en google; hay un informe de opencores que lo describe ( http://opencores.org/websvn,filedetails?repname=ethmac10g&path=%2Fethmac10g%2Ftags%2FV10%2F10G+Ethernet+MAC+System+Design.doc ). De hecho, ayudé en el desarrollo del núcleo 10G, pero eso fue hace más de 5 años.
toby lorenzo
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