¿Qué es importante en la señal de los relojes de computadora: los bordes de la señal o los intervalos cuando la señal es estable? ¿Se producirá una propagación de valores múltiples?

Tienes razón. La activación de borde es solo una forma mucho más estrecha de activación de nivel y depende del tiempo. Dentro de un dispositivo activado por flanco, el flanco cambiante del reloj simplemente se convierte en un pulso que hace que acepte las entradas: ¡un disparador de nivel! Pero el disparador de nivel es muy corto. Debe ser tan corto que las salidas no puedan propagarse de regreso a la entrada para causar algún daño en el momento en que aparece y desaparece el pulso activado por el borde.

La activación de borde no funcionaría si las señales se propagaran instantáneamente a través de cables y tuvieran velocidades de respuesta ilimitadas.

También tenga en cuenta que los relojes se pueden dividir en fases para resolver problemas donde esto no es lo suficientemente rápido.

Un flip-flop maestro-esclavo es un ejemplo de sincronización de reloj. Divide la señal del reloj en dos fases al reaccionar tanto a los flancos ascendentes como descendentes, pero de manera diferente. La entrada se acepta en un flanco ascendente en un latch de entrada, y luego en un flanco descendente se propaga a un segundo latch donde produce una salida.

No veo nada en el circuito que deba detener múltiples propagaciones del mismo ciclo de reloj si el circuito es lo suficientemente rápido.

Esto se conoce como una violación del tiempo de espera y son terriblemente fatales para un circuito. No sucede porque los creadores de ASIC ejecutan un costoso software de análisis de tiempo para verificar cada ruta en el diseño y asegurarse de que la ruta no sea demasiado rápida como para que el valor de entrada pueda cambiar antes de que finalice la ventana de tiempo de espera.

Generalmente, las rutas se alimentan a través de suficientes celdas combinatorias y los cables tienen suficiente RC para que las entradas no cambien hasta mucho después de que expire el período de tiempo de espera.

Puede leer wikipedia sobre los tiempos de configuración y espera para obtener una explicación más detallada.

¿Qué es importante acerca de una señal de reloj? ¡Todo, por supuesto! :)

Pero en serio, hay muchos aspectos en una señal de reloj y es difícil limitarla a solo un par de cosas. También depende en gran medida de lo que estés haciendo con él. A continuación, te daré algunos aspectos a tener en cuenta:

Frecuencia: algunas aplicaciones requieren una frecuencia (y período) más precisa que otras. Una interfaz Ethernet requerirá un reloj más preciso que algo que controle un ventilador. Hay muchas cosas que pueden afectar la frecuencia, pero se limita principalmente a las características del cristal y/o el PLL.

Jitter: estoy definiendo vagamente el jitter como un cambio en la frecuencia/período a lo largo del tiempo. Para usar viejos tocadiscos como analogía, el jitter es como wow y flutter. El rendimiento de la fluctuación no suele ser un problema a menos que esté realizando comunicaciones de alta velocidad o de reloj de espectro ensanchado. Hay una gran cantidad de cosas que pueden afectar el jitter, incluido el ruido, la potencia, las características de cualquier búfer de reloj, el enrutamiento de la señal, la integridad de la señal y la fase de la luna.

Bordes: un buen borde de reloj subirá/bajará rápida y monótonamente. Lo que quiero decir con monótonamente es que si está subiendo, entonces solo está subiendo (sin caídas ni repiques, etc.). Si está alimentando una entrada TTL/LVTTL, entonces solo nos preocupamos por los umbrales de nivel de entrada lógico de 0.8v a 2.0v. Entre esos dos niveles, la señal debería subir/bajar rápida y monótonamente. Fuera de esa ventana de voltaje, puede rebotar dentro de lo razonable (más sobre esto más adelante). Si sus bordes no son buenos, puede tener doble sincronización, fluctuación excesiva, sincronización impredecible, etc.

Integridad de la señal: ¿ La señal tiene muchos sobreimpulsos o subimpulsos? ¿Hay timbre? Si bien es posible que esto no afecte directamente la utilidad del reloj, podría indicar problemas más serios, como un seguimiento de reloj mal enrutado o una terminación de señal incorrecta. La mala integridad de la señal también significa que estará irradiando y recibiendo más ruido de RF del que debería, lo que provocará que no pase las pruebas de EMC o que tenga un diseño menos que robusto.

Sesgo: el sesgo del reloj es la diferencia en los tiempos de llegada del reloj en dos dispositivos en el circuito. Por ejemplo, supongamos que tiene un reloj y dos dispositivos, pero el seguimiento que conduce a un dispositivo es 6 pulgadas más largo que el seguimiento al otro dispositivo. En ese caso, el sesgo del reloj será de aproximadamente 1 ns, ya que las señales viajan aproximadamente 6 pulgadas por ns en un cable. A veces, 1 ns puede no ser un gran problema, pero otras veces puede ser un gran problema.

Ciclo de trabajo: la mayoría de la gente piensa que los relojes tienen un ciclo de trabajo de 50/50, pero eso no siempre es cierto. Muchos osciladores enlatados arrojan un ciclo de trabajo de 60/40 y muchos chips requieren una entrada de reloj de 55/45 (o mejor). Los búferes, el enrutamiento de señales, las tasas de borde, la potencia y otros factores también pueden afectar negativamente el ciclo de trabajo. Hacer funcionar relojes como una señal diferencial puede reducir significativamente este efecto.

Ahí vas. ¡Espero que eso ayude!

El intervalo entre relojes permite que las señales se estabilicen antes del flanco ascendente del próximo reloj.

Entre los flancos activos del reloj, puede haber dispositivos lógicos que no estén sincronizados con el reloj y necesiten unos nanosegundos para establecer un valor de salida antes de que llegue el siguiente flanco del reloj a los dispositivos lógicos que alimentan los dispositivos no sincronizados.

Este es solo un ejemplo y probablemente haya mejores respuestas para esto.

En su punto de flip-flop JK, si el reloj es lento, ruidoso y/o nervioso, esto puede suceder, pero los relojes no están destinados a ser así.