Quartus - Exportar Verilog como nivel de puerta (FPGA)

No, no hay forma de exportar una netlist a nivel de puerta. Existen simuladores de Verilog, y hay varios compiladores a niveles intermedios, pero el mapeo de bajo nivel es propiedad de cada fabricante de FPGA: sus divisiones de herramientas (creen que) necesitan ganar dinero.

Incluso si pudiera, no hay forma de que Cadence (o cualquier otra herramienta de análisis de circuitos) pueda analizar un diseño FPGA de una complejidad significativa. Incluso el Cyclone II más simple tiene 4.600 bloques de elementos lógicos que contienen 16 funciones lógicas, lo que probablemente representa 10.000.000 o más de transistores. Luego tiene 120 kb de RAM, multiplicadores, periféricos, PLL, etc. etc. etc. Incluso el proyecto Verilog más simple posible probablemente involucre miles de estos transistores. Incluso con una PC grande con mucha RAM, el programa de simulación no está diseñado para esto. Un par de cientos de transistores en un diseño realmente complejo, tal vez. ¿Diez millones? De ninguna manera.

La cadencia simula un diseño a nivel de dispositivo: cada transistor se asigna como un transistor, con capacitancia de puerta, corriente de fuga, etc. Para el FPGA, no necesita este nivel de detalle. Es suficiente modelar elementos en un nivel más alto que el nivel del dispositivo. Para esto, Altera (y Xilinx, si estás en esa plataforma) brindan estimadores de potencia en sus herramientas. Como señaló Brian , esto es PowerPlay en Quartus. Estas herramientas tienen en cuenta los efectos dinámicos y tienen los modelos de transistores ya codificados.

Para la estimación de potencia, utilice PowerPlay Early Power Estimators (EPE) . Mejores datos utilizarán PowerPlay basado en datos de simulación.