Estoy luchando con la hinchazón de WebPack y las piezas rotas al azar cuando se ejecuta en Linux. Entonces, estoy pensando que puede ser más fácil usar un compilador/simulador diferente.
¿Es posible usar algo diferente? Tenga en cuenta que todo lo que necesito hacer es obtener un .bitarchivo. Tengo el Butterfly One que tiene una aplicación de programación externa. (que solo requiere un archivo .bit)
No. Solo las herramientas del proveedor producen .bit. Pero puede usar muchos para la simulación. Es posible que solo necesite una biblioteca Xilinx para ello.
Lamento tener que ser contradictorio aquí, pero debo decir que sí : puede usar otras herramientas, o al menos solucionar las partes infladas. La simulación y la síntesis lógica son, de hecho, objetivos separados. Sin embargo, está mucho más limitado en lo que respecta a la generación de flujo de bits. Ha habido algunas herramientas, como Jbits, pero en su mayor parte está restringido a herramientas compatibles con proveedores. Las herramientas de Xilinx para esto son XST (Xilinx Synthesis Technology), par (lugar y ruta) y luego bitgen (para hacer el archivo de bits). Son lo que ISE usa como backend, por lo que los obtiene en WebPack.
Para una cadena de herramientas funcional, a menudo es mucho más rápido ingresar sus diseños en Emacs, simularlos con Verilator, Icarus Verilog o GHDL, inspeccionar los resultados de la simulación con gtkwave... y finalmente, sintetizar la lógica con XST, etc. XST se puede ejecutar sin usar ISE , pero es un procedimiento un poco más complicado para el que querrá usar make. Consulte las guías de usuario de ISE ; Capítulo del manual XST Modo de línea de comandos y los capítulos Herramientas de línea de comandos sobre PAR y BitGen. Si desea una simulación posterior a la síntesis, eso también es específico de la tecnología (y, por lo tanto, del proveedor).
Como regla general, puede escribir toda su lógica sin instanciaciones específicas del proveedor (los fragmentos de ISE muestran ejemplos que infieren el uso correctamente), pero los DCM no se pueden describir de esa manera. Por lo tanto, tendrá que hacer sus bancos de simulación sin ellos, lo que no debería ser difícil, ya que solo puede agregar los relojes necesarios allí.
Hay una alternativa a instalar y ejecutar las herramientas de Xilinx usted mismo. Plunify.com ofrece estas herramientas "en la nube". Puede ser más fácil operar las herramientas a través de la interfaz de Plunify.
Aquí hay un ejemplo de una PILA IP, escrita en VHDL. Es simulado, RTL y net-list post NGD: http://bknpk.ddns.net/my_web/IP_STACK/start_1.html
condez
Felipe