Actualmente estoy tratando con un circuito de comunicación entre un microcontrolador y una pantalla de tinta electrónica. Utiliza un SPI-Bus. La pantalla es de PervasiveDisplays, y en la parte inferior de este sitio web http://www.pervasivedisplays.com/kits/ext_kit hay una descarga que contiene archivos gerber para el kit, incluido el circuito para la placa de extensión. La parte con la que estoy luchando es la siguiente:
Para mí, este es un interruptor mosfet que conduce la señal del microprocesador cuando el voltaje de la fuente de la puerta es positivo. El problema que tengo es que esta entrada está conectada al desagüe. Si estaba conectado a la fuente (salida de drenaje), pude ver el comportamiento del MOSFET y poner el pin de drenaje en un voltaje bajo si la fuente es baja, mientras que si fuera alta, la resistencia lo llevaría a 5V. Sin embargo, es al revés y realmente no puedo entender cómo funciona esta parte del circuito. Cualquier ayuda es muy apreciada.
Es un traductor de nivel lógico. Cuando el drenaje es alto, Vgs es 0V. La puerta es alta (3,3 V) y la fuente se eleva a través de R25 a 3,3 V. Cuando el drenaje es bajo, el diodo del cuerpo interno del MOSFET también bajará la fuente. A medida que el diodo baja la fuente, el MOSFET se encenderá (aumenta Vgs) y conectará a tierra la fuente aún mejor. A los MOSFET realmente no les importa en qué dirección va el flujo de corriente siempre que se alcance el umbral de Vgs.
Si es necesario, el efecto del diodo del cuerpo siempre conduciendo en una dirección puede evitarse colocando dos MOSFET "espalda con espalda" con sus diodos en direcciones opuestas.
Creo que tu esquema es un poco confuso. Q10 se representa como un mosfet de agotamiento de canal N, es un mosfet de mejora 2N7002KW de canal N. Se muestra R39, pero de hecho no está conectado.
El circuito es un convertidor lógico.
Aquí encontrará todo lo que necesita para entenderlo :
Estado 1. Ningún dispositivo tira hacia abajo de la línea de bus y la línea de bus de la sección de "voltaje más bajo" es levantada por sus resistencias de pull-up Rp a 3,3 V. La puerta y la fuente del MOS-FET están ambas a 3,3 V, por lo que su VGS está por debajo del voltaje de umbral y el MOS-FET no está conduciendo. Esto permite que la línea de bus en la sección de "Alto voltaje" sea levantada por su resistencia de pull-up Rp a 5V. Entonces, las líneas de bus de ambas secciones son ALTAS, pero a un nivel de voltaje diferente.
Estado 2. Un dispositivo de 3,3 V baja la línea de bus a un nivel BAJO. La fuente del MOS-FET también se vuelve BAJA, mientras que la puerta permanece en 3.3 V. El VGS se eleva por encima del umbral y el MOS-FET se vuelve conductor. Ahora la línea de bus de la sección de "voltaje más alto" también baja a un nivel BAJO por el dispositivo de 3.3 V a través del MOS-FET conductor. Entonces, las líneas de bus de ambas secciones se vuelven BAJAS al mismo nivel de voltaje.
Estado 3. Un dispositivo de 5 V baja la línea de bus a un nivel BAJO. A través del diodo de sustrato de drenaje del MOSFET, la sección de "voltaje más bajo" se reduce en primera instancia hasta que VGS supera el umbral y el MOS-FET se vuelve conductor. Ahora, la línea de bus de la sección de "Bajo voltaje" se reduce aún más a un nivel BAJO por el dispositivo de 5 V a través del MOS-FET conductor. Entonces, las líneas de bus de ambas secciones se vuelven BAJAS al mismo nivel de voltaje.
nickagiano
felipe317
Dejvid_no1