Preguntas simples sobre el sincronizador

1) Para la tabla 1 del documento de Berkeley , por qué "La entrada debe ser válida durante al menos dos períodos de reloj en el nuevo dominio". ?

La explicación:

el ancho del pulso de entrada debe ser mayor que el período del reloj del sincronizador más el tiempo de retención requerido del primer flip-flop del sincronizador. El ancho de pulso más seguro es el doble del período del reloj del sincronizador.

¿Alguien podría decir por qué tiene que ver con el tiempo de espera del primer flip-flop del sincronizador?

2) Para el sincronizador de pulso o lo que conocemos como sincronizador de palanca, no entiendo la explicación resaltada en amarillo que se da a continuación:

Una restricción de un sincronizador de pulsos es que los pulsos de entrada deben tener un espacio mínimo entre pulsos igual a dos períodos de reloj del sincronizador.

Este problema es más grave cuando el período de reloj del pulso de entrada es mayor que el doble del período de reloj del sincronizador.

sincronizador de pulso

Respuestas (1)

La señal de entrada debe ser estable para evitar problemas con la metaestabilidad. Considere el diagrama de tiempo tomado de este artículo : metaestabilidadC1 y A están en su dominio de reloj de origen y C2 y B están en su dominio de reloj de destino. Si los bordes del reloj violan las restricciones de tiempo, es posible que el flip-flop B no detecte la entrada A alta. Si A cambia antes del siguiente flanco C2, se perderá la señal de A alta. Esta es la razón por la que necesita mantener A estable durante dos períodos de reloj.

¿Por qué es el tiempo de espera pero no el tiempo de configuración del primer flip-flop del sincronizador?
@kevin es ambos realmente. Es por eso que dije limitaciones de tiempo.
realmente no necesita tiempo de espera en este caso ya que la señal A está "antes" del flanco ascendente del reloj de C2. Incluso si está "después" del flanco ascendente del reloj de C2, lo consideraremos perdido por ese flanco ascendente particular de C2
@kevin, debes tener en cuenta que el diagrama muestra una posibilidad. Si su reloj C2 ocurre justo antes de que cambie la señal A, tendrá una violación de tiempo de espera.
Por lo tanto, es tanto el tiempo de configuración como el tiempo de espera. Pero, ¿por qué se ignora el tiempo de configuración?
@kevin, el documento al que se ha vinculado menciona tanto la configuración como las restricciones de tiempo.
bien, lo vi. > "Una falla lo suficientemente larga que ocurre en el momento correcto podría cumplir con los requisitos de configuración y retención del primer flip-flop en el sincronizador, lo que lleva al sincronizador a pasar una indicación válida falsa al resto de la lógica en el nuevo dominio del reloj".
Sin embargo, la explicación del artículo para la pregunta 1 anterior ignoró el tiempo de configuración. Qué me perdí ?
@kevin El peor de los casos para una violación del tiempo de configuración es: A cambia, el reloj C2 sube después de un poco menos del tiempo de configuración, generando una violación. Debe mantener la señal estable hasta el próximo ciclo de reloj + tiempo de espera, o por un total de período de reloj + tiempo de configuración + tiempo de espera. Dado que generalmente configuración + tiempo de espera < período de reloj, mantener la señal estable durante dos ciclos de reloj resuelve el problema.
pero todavía no explica por qué 'tiempo de espera del primer flip-flop sincronizador'?
@kevin eso no suena bien. Debe ser el período del reloj + el tiempo de configuración + el tiempo de espera. Dibuje los diagramas de tiempo o escriba algunas simulaciones para ver cómo funciona.
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