Preescalado de reloj de conversión analógico-digital - ATmega328P

Estoy tratando de usar el ADC en un ATmega328P sincronizado a 16 MHz. La hoja de datos menciona que el rango de frecuencia de reloj ADC típico es de 50 kHz a 200 kHz.

De forma predeterminada, el circuito de aproximación sucesiva requiere una frecuencia de reloj de entrada entre 50 kHz y 200 kHz para obtener la máxima resolución. Si se necesita una resolución inferior a 10 bits, la frecuencia de reloj de entrada al ADC puede ser superior a 200 kHz para obtener una frecuencia de muestreo más alta. El módulo ADC contiene un preescalador, que genera una frecuencia de reloj ADC aceptable a partir de cualquier frecuencia de CPU superior a 100 kHz. El ajuste de escala previo lo establecen los bits ADPS en ADCSRA. El prescaler comienza a contar desde el momento en que se enciende el ADC configurando el bit ADEN en ADCSRA. El preescalador continúa funcionando mientras el bit ADEN está establecido y se restablece continuamente cuando ADEN está bajo.

Los preescaladores para el reloj ADC varían de 2 a 128. Según tengo entendido, para permanecer 'en la especificación', probablemente necesite un preescalador de más de 80, es decir, 128.

Sin embargo, el ADC funciona para todas las frecuencias de reloj desde CLK/128 hasta CLK/4 pero no en CLK/2, es decir, 8 MHz, donde solo devuelve 0x3FF (es un ADC de 10 bits) para todas las conversiones. ¿Es solo porque estoy ejecutando el ADC más allá del máximo recomendado o es algo más que necesito saber?

Hoja de datos ATmega328P