Mi entendimiento de un comparador analógico es que tiene un voltaje de referencia fijo aplicado a una entrada y una señal de CA a la otra entrada, cuando el voltaje de la señal> voltaje de referencia, la salida del comparador será lógicamente alta, de lo contrario, lógicamente baja.
Estaba mirando la etapa de entrada de uno de los comparadores analógicos de la MCU. La señal se aplica en AIN0, la referencia se aplica en AIN1, el pin 5 cambia entre Vcc y 0 para cambiar AIN1 en +- ~0,04 V.
Pero lo que no entiendo es que tiene una resistencia de 100k (R2) que conecta ambas entradas. ¿Cuál es el propósito de eso? ¿Eso no haría variar también la referencia?
Cualquier sugerencia es muy apreciada, gracias.
Se puede (debe) considerar que la unión de R3 y R4 produce un voltaje de CC fijo de Vcc/2. C2 suaviza cualquier ondulación de CA en este voltaje manteniéndolo libre de variaciones inyectadas por la señal de entrada a través de la resistencia de 100 k (R2).
Pero lo que no entiendo es que tiene una resistencia de 100k (R2) que conecta ambas entradas. ¿Cuál es el propósito de eso?
No, R2 solo toma el sesgo de Vcc/2 y aplica ese nivel de CC al pin 7 para centrar aproximadamente el pin 7 en la parte media del rango de entrada del comparador.
R5 también acopla Vcc/2 al pin 6, polarizando así el pin 6 en Vcc/2 PERO el pin 5 puede modificar ese punto de polarización a través de la resistencia R6 de 1 Mohms.
No sé dónde se usa el circuito o para qué, pero parece una especie de decodificador de datos donde los datos desconocidos ingresan como "entrada de señal" y se usa el pin 5 (posiblemente a una velocidad de alternancia de alta frecuencia) para ajustar el punto de activación del comparador.
Si puede proporcionar más detalles, estaré encantado de llenar otros vacíos.
R3 y R4 (gracias por darles las designaciones) brindan un punto de referencia de suministro medio. Con resistencias de 2 x 10k, la impedancia de la fuente es de 5k.
AIN0 no tiene ruta de CC a tierra debido al capacitor. Necesitamos sesgar esto a la mitad del suministro para que la señal de CA entrante oscile alrededor de la mitad del suministro. El 100k R2 proporciona el sesgo. C2 mantiene estable la referencia y evita que la CA la altere significativamente en el extremo superior de R2. Con 100k y 10u, la constante de tiempo RC será de 1 s, por lo que deberá comparar esto con la señal de entrada esperada para ver si esto va a ser un problema. (Presumiblemente, el diseñador ha hecho este trabajo y no hay ningún problema).
Una pregunta pensó, ¿por qué la señal de acoplamiento de CA y luego la acoplamiento de CC, suponiendo que el pk-pk de la señal es ~ Vcc (sé que no mencioné esto en la pregunta, pero en tal caso, eso haría que el acoplamiento de CA fuera redundante?
El acoplamiento de CA elimina cualquier componente de CC y permite que la señal acoplada se refiera a la mitad del suministro y ahora puede ser positiva o negativa con respecto a eso. Esto significa que puede aceptar una señal que oscile alrededor de cero voltios, o un voltaje negativo o positivo.
Martín
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