Encontré varias respuestas diferentes sobre cómo la configuración y el tiempo de espera de Flip-Flops influyen en el tiempo mínimo entre dos flancos ascendentes del reloj.
¿Cuál de ellos tiene razón? Según tengo entendido, debería ser la primera versión, pero encontré algunas respuestas que dicen que el tiempo de espera no cambia la velocidad del reloj.
La ambigüedad proviene del hecho de que el cumplimiento del requisito de tiempo de espera depende del retardo de propagación.
Si supone que el retraso de propagación del FF siempre es más largo que el tiempo de espera, entonces el retraso de propagación asegura que se cumpla el tiempo de espera y tclock >= tprop + tsetup.
Sería inusual que el retardo de propagación de un FF fuera más corto que el tiempo de espera.
Por supuesto, existe una complicación adicional causada por el hecho de que el retraso de propagación, la configuración y el mantenimiento cambian con el voltaje y la temperatura, y debe tener en cuenta el sesgo entre los relojes en los FF de origen y destino.
Si el flip-flop se analiza estrictamente por sí solo con respecto a las entradas CLK y D, entonces el período de reloj mínimo se aproxima a la suma de los tiempos t de configuración y t de espera . El retraso de propagación solo entra en juego si las salidas del flip-flop determinan el siguiente estado de la entrada D.
Ahora, dicho esto, la mayoría de los sistemas que se analizan tendrán una matriz de múltiples flip-flops que tienen sus entradas CLK conectadas a una fuente de reloj común. Además, las salidas de los diversos flops estarán interconectadas de alguna manera, posiblemente incluyendo otra lógica combinatoria, para determinar los valores de estado siguientes a las entradas D de los flops. En este caso, es necesario que el retraso de propagación siempre se incluya en el análisis y ese retraso debe incluir más que solo el retraso, CLK a Q, del flip-flop. Debe agregarse el retraso adicional de las rutas lógicas combinatorias adicionales y, en los casos de relojes de muy alta velocidad, también debe agregarse el retraso de las señales a lo largo de las rutas de enrutamiento.
En el análisis de nivel de sistema o tipo de máquina de estado para el período de reloj mínimo, es común considerar que los retrasos de todos los flip-flops son las mismas especificaciones del peor de los casos, de modo que no es necesario calcular individualmente todas y cada una de las rutas a través del árbol lógico. Esta es también una razón por la que el diseño lógico robusto siempre quiere ser sincrónico con respecto a una fuente de reloj común para que el análisis pueda limitarse al comportamiento de reloj a reloj.
Andy alias
anicx