MOSFET como limitador de corriente de irrupción (pasante C parásito?)

Tengo un circuito basado en un P-FET que limitará la corriente de entrada (20 mA). Sin embargo, al encender la fuente de alimentación siempre hay un pico de corriente (30 mA, 5 ms) a través del M1. Incluso si ato su puerta a la fuente.

Mi pregunta es: ¿Qué efecto está causando ese pico actual?

  • ¿Está conduciendo inicialmente el P-FET?
  • ¿Hay una capacitancia en serie con el P-FET que podría ser lo suficientemente grande como para dejar pasar esa corriente?

Agradezco cualquier pista. Si faltan detalles en mi descripción, mis disculpas de antemano.

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@WhatRoughBeast He actualizado el tipo FET.

Para detallar mi último comentario sobre contrarrestar la condición que conduce a la conducción FET inicial (divisor de voltaje capacitivo), me gustaría dibujar lo que tengo en mente. Tal vez eso ayude a entender y discutir sobre.

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Entonces, en teoría, se necesitaría una bomba de carga para cancelar la corriente de entrada a través de Cgs, por lo que no se desarrollarían Vgs significativos (menos de Vgs_th). La bomba de carga tendría que ser muy rápida.

¿Qué piensas tú/otros?

IRF9530 es el número de pieza predeterminado para un MOSFET tipo p. ¿Qué estás usando realmente? Edite su publicación, edite su esquema, luego haga doble clic en el FET e ingrese el número en el campo apropiado.
Sí, habrá un instante en el que la corriente sea muy grande debido a la fuga de la fuente de drenaje mitigada por el tiempo de subida del voltaje de la fuente de alimentación. Votar para cerrar ya que Op no responde los comentarios y se vuelve muy aburrido cuando esto sucede.
@Andyaka: no todos vivimos en la misma zona horaria que "Stowoda" o usted. Si puedo creer los números que se muestran, hiciste el comentario "no responde los comentarios" 6 horas después de que se hizo la pregunta. || Le sugiero que deba considerar mejor el " stowoda es un nuevo colaborador. Sea amable y consulte nuestro Código de conducta". sugerencia. ¿Quizás yo también? :-)
@RussellMcMahon fue visto por última vez hace 18 horas.
@Andyaka 19 ahora, aquí en Nueva Zelanda. En otros 3 o 4 más o menos será 1 día desde que publicó, es decir, a la misma hora del día que cuando publicó. Si tiene menos vida que algunos (y más que muchos aquí :-) ), puede verificar diariamente. Me sorprendería inmensamente si los poderes superiores de SE pensaran que 1 día de retraso, o incluso varios, era una razón maravillosa para votar para cerrar, especialmente para un nuevo usuario nuevo con la solicitud "Sé amable" adjunta oficialmente a la publicación. Si quieres sentirte realizado ve y vota negativo algo de Olin. O mio :-).
@RussellMcMahon pero tú y Olin no son aburridos (AFAICT) y este tipo aún no ha regresado.
Oye :) No sabía que necesitaba reaccionar súper rápido. Sin embargo, todavía hay un fin de semana.@WhatRoughBeast Actualizaré el tipo tan pronto como lo sepa. Será una especie de FET de pequeña señal. Sólo quería saber qué está pasando. Mientras tanto, he encontrado alguna explicación: por ejemplo, infineon.com/dgdl/…
@Andyaka - Restablecer / NMI / ....
+1 @RussellMcMahon
El actual informado por el OP no parece correcto. 30mA por 5ms? Creo que el circuito no está bien conectado. OP debe tener el drenaje y la fuente mezclados, o usar NMOS en lugar de PMOS. La capacitancia parásita no puede explicar esto. Y en cualquier caso, agregar un límite desde la puerta hasta la fuente es todo lo que se necesitaría para arreglarlo si fuera una capacitancia parásita.
@stowoda, cuando dice que la puerta estaba conectada a la fuente, ¿quiere decir directamente con un puente o una resistencia de 0 ohmios? Si es así, Cgs estaría en cortocircuito, por lo que el voltaje a través de Cgs debe ser cero. En general, si hace que Cgs sea mucho más grande que Cgd (agregando un capacitor desde la puerta a la fuente), entonces todo el voltaje estará en Cgd en lugar de Cgs. Creo que probablemente tengas algún otro problema en tu circuito. ¿Tal vez podría publicar una fotografía para que podamos verificar el cableado?
@stowoda - Bienvenido :-) Solo para hacerle saber que: (a) Como ha visto ahora, las respuestas no son el lugar para agregar actualizaciones a su pregunta, por lo que se ha movido debajo del texto de la pregunta original. (b) Los lectores pueden cambiar el orden de las respuestas. Por lo tanto, no asuma que solo porque cualquier respuesta aparece inmediatamente debajo de la respuesta de otra persona para usted , lo mismo será cierto para otros lectores. Por lo tanto, no intente responder a "la respuesta anterior" y no mencione su "último comentario", ya que es ambiguo, dependiendo del orden de visualización, y puede confundir a las personas. Gracias.
@mkeith, la corriente está en ese rango. Estoy de acuerdo en que 30 mA no podrían fluir solo a través de las capacitancias parásitas del FET. Pero sugiero que una corriente más pequeña fluya a través de estas capacitancias. Esta corriente es suficiente para cargar la puerta. Entonces, en consecuencia, la mayoría de esa corriente de 30 mA fluye a través del FET cuando se enciende. Su sugerencia de agregar un límite paralelo a la capacitancia parásita Gate-Source tiene sentido, pero en la práctica no contribuyó mucho a limitar la corriente de entrada. ¿Quizás si fuera solo capacitancia pura sin sus parásitos inherentes?
Entiendo lo que estás sugiriendo. No creo que la explicación sugerida esté en el camino correcto. Si ES correcto, entonces un límite grande desde la puerta hasta la fuente lo arreglaría con seguridad. Del mismo modo, un cortocircuito de la compuerta a la fuente con un trozo de cable también evitaría la irrupción. Dices que intentaste vincular directamente la puerta con la fuente. ¿Hiciste eso con un cable de puente? O una resistencia? Intente hacerlo con un cable y vea si todavía tiene irrupción.
@mkeith, Ok, la tapa grande entre Gate y Source evita el aumento de voltaje en estos terminales. Estoy de acuerdo cuando se hace un cortocircuito de CA en la puerta y la fuente con un condensador grande, el FET no debe conducir. Además, si lo corto en forma de CC con un cable, no debería desarrollarse una diferencia de voltaje entre Gate y Source. Dado que la única respuesta sería que estoy realizando la medición de forma incorrecta. Intentaré comprobarlo a continuación.

Respuestas (1)

Como no tiene especificaciones, ninguna solución es [perfecta] = cumplirá con las especificaciones. Tal vez considere un amplificador cct de sentido actual. para conducir la puerta es lo que necesita. Estas son solo ideas, no ccts probados.
- es decir, extremadamente dependiente de la carga, Vt y RdsOn.

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Lo cambié a una carga de 240mA.

Pero en su caso, la ESR de su C1 es mayor que la ESR de la Capacitancia Miller de su FET

o intente esto en su lugar para permitir el encendido lento de Vgs.

Rev A

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¿Por casualidad falta un cct con un condensador entre la compuerta y el drenaje?
Casi... Puerta y Fuente con series R a Vgs(th)min
:) no es un comentario positivo entonces. el punto principal no era cct :)
sintaxis en la copia esquemática inicial
Si se prueba en una placa de prueba, quién sabe cuál es su reactancia parásita.
@Tony EE Rocketscientist echará un vistazo más de cerca y lo intentará. Gracias hasta ahora.
@Tony EE Rocketscientist: Me sorprende su sugerencia de circuito porque en realidad estoy pensando que el problema radica en el divisor de voltaje capacitivo formado por Cgs + Cgd + Cload. En otras palabras, este divisor de voltaje capacitivo produce un Vgs que se eleva por encima del Vgs_threshold y permite que el FET conduzca. Si eso es cierto, entonces necesitaría agregar una capacitancia en paralelo a Cgs para "ajustar" el divisor de voltaje capacitivo para que la mayor cantidad de voltaje caiga en Cgd (en comparación con la caída de Cgs). Por favor, corríjame si estoy equivocado. Saludos.
Podrías tener razón. pero mi cct es subóptimo de todos modos.
@Tony EE Rocketscientist: Es cierto que no he dado una especificación completa. Sin embargo, creo que aquí no es necesario. Solo estoy tratando de saber qué piensan ustedes sobre la hipótesis sobre el divisor de voltaje capacitivo. Hasta ahora no creo que estemos mirando el mismo objetivo. Afirmó que el divisor de voltaje capacitivo es la causa raíz del pico de corriente inicial, la pregunta es cómo evitar o contrarrestar ese comportamiento.
R3 limita los Vgs transitorios que se elevan a la relación C C2/C1 divide aproximadamente los 24 para conducir 3xVt pero digamos por debajo de Vgs max.
MOSFET como limitador de corriente de irrupción (pasante C parásito?)
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