Metaestabilidad Deserialización y dominio de cruce de reloj

ingrese la descripción de la imagen aquíTengo una pregunta sobre metaestabilidad y dominio de cruce de reloj. Necesito deserializar un flujo de bits de un ADC. TXCLK, TXOUT1, INCLK son las salidas del ADC. ingrese la descripción de la imagen aquíEntonces, la idea era registrar DATA TXOUT1 en un registro de desplazamiento cronometrado por TXCLK, luego capturar los datos paralelos en cada flanco ascendente de INCLK y luego escribir los datos capturados en un FIFO asíncrono (dos relojes independientes). Mi problema es que el módulo SHIFT REGISTER está registrado en TXCLK y el módulo CAPTURE está registrado en INCLK. INCLK es mucho más lento que TXCLK y no sé si enfrentaré problemas de metaestabilidad al pasar de un dominio de reloj rápido (TXCLK) a un dominio de reloj lento (INCLK)

Respuestas (1)

Usted dice que TXCLK e INCLK provienen del ADC, por lo que no deberían ser asíncronos entre sí. Deben derivarse de una fuente interna común, lo que significa que realmente pertenecen al mismo dominio de reloj, y no hay razón para esperar problemas con la metaestabilidad. Vea si la hoja de datos de ADC (que no ha proporcionado) lo confirma.

Debe tener cuidado de no introducir un sesgo excesivo entre los dos relojes, ya sea en el cableado de la PCB entre los dos dispositivos o dentro de la FPGA.

Si este es el caso, OP deberá agregar una restricción de tiempo que relacione los dos relojes con los conocimientos de P&R para mantener su relación.
Entonces, con la hoja de datos, T1> 2,09 ns y T2 es alrededor de 7 ns para fINCLK = 40 MHz y para fTXCLK = 320 MHz (pero normalmente trabajaré en fINCLK = 25 MHz y fTXCLK = 200 MHz) si estoy seguro de que los datos que estoy muestreando en el borde ascendente de INCLK son estables, ¿no necesito preocuparme por el dominio del reloj de cruce? ¿Si T1 y T2 respetan el tiempo de espera y configuración de los flip flops dentro de la FPGA? ¿Encontramos la configuración y el tiempo de espera de las chanclas en las hojas de datos?
Si desea discutir los detalles, proporcione un enlace a la hoja de datos completa para el ADC. Con respecto a su última pregunta, no, debe especificar la relación entre las señales en las restricciones de tiempo y dejar que las herramientas de síntesis se ocupen de los detalles de bajo nivel, como la configuración y los tiempos de espera dentro de la FPGA.
No importa, lo encontré en tu pregunta original en esta cadena .
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