memoria flash NAND "apilada"; 2 chips en un solo circuito?

Lo siento si esta es una pregunta estúpida, soy un novato que acaba de entrar en el lado real del hardware.

Obviamente, estoy comenzando poco a poco, solo un simple re-balling de un chip BGA para construir mi propia computadora de placa única y quería saber cómo hacer todo eso . De todos modos, me pregunto si es posible colocar dos chips de memoria flash NAND en el mismo circuito para duplicar la memoria (es decir, chip de 8 GB + chip de 8 GB = chip de 16 GB). Probé con Google, pero está inflado con millones de blogs inútiles que entierran cualquier información útil.

Algo como esto (excepto que obviamente todas las conexiones están conectadas):esquema para aclarar

Si no, ¿qué sucedería teóricamente? Supongo que escribiría los mismos datos en ambos chips (lo que puede resultar útil), pero realmente no lo sé.

Gracias de antemano :)

Es posible que desee familiarizarse con los términos selección/habilitación de chip
Curiosamente, las partes a las que hace referencia anteriormente ya están apiladas. spansion.com/Support/Datasheets/S34ML08G1.pdf
Huh, no me di cuenta de eso. ¿Afectará eso su capacidad para volver a "apilarse" o este tipo de complejidades pueden continuar indefinidamente?
El término "NAND apilada" también se refiere a colocar varios troqueles (chips) en un paquete. Para direccionar los chips individuales, como se mencionó, se utilizan señales Chip Select o Chip Enable. ¿Por qué esta RAM apilada? Porque entonces puede caber más memoria en el espacio de un solo paquete.
Puede seguir paralelizando chips hasta que (a) las características del bus se deterioren porque la carga es demasiado pesada o el bus es demasiado largo o (b) se quede sin pines impulsores para las señales de activación del chip.
De acuerdo, en la hoja de especificaciones de @Peter, la figura 3.2 muestra una selección de un solo chip en lugar de la selección de doble chip 'convencional' en 3.3; por lo que he leído aquí , es la 'memoria inteligente' que permite que ambos funcionen como un chip monolítico y, al mismo tiempo, el procesador puede acceder a ellos como matrices separadas. Ahora la pregunta es: ¿puedo tomar 2 chips como este y crear un arreglo similar usando una selección de un solo chip mientras el procesador tiene acceso a los 4 troqueles?
Posiblemente, pero fíjese bien: el PDF de DDR muestra los dos chips que manejan buses de 8 bits superiores e inferiores combinados en un bus de 16 bits. La hoja de datos de Cypress muestra dos buses de 8 bits combinados en un bus de 8 bits. Claramente, se está produciendo un direccionamiento inteligente, pero necesitaría encontrar más información sobre cómo funciona realmente (¿algún tipo de identificación interna?). Lea la especificación ONFI (debe leer esto de todos modos) y vea lo que dice.

Respuestas (1)

Para eso están las señales de "habilitación de chip" (CEn).

Estos son activos bajos (eso es lo que significa la n final, también se puede representar como una barra sobre el nombre en los diagramas). Usted conecta todos los pines de dos chips juntos excepto el chip habilitado, y luego conecta las señales CE a un decodificador de direcciones de algún tipo.

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