Lógica dinámica: dimensionamiento de transistores

En la lógica CMOS estática normal, debe mantener tiempos de subida y bajada iguales porque hay redes PDN y PUN. Pero en esta lógica dinámica con patas, solo tiene una red PDN. Entonces, durante el período de precarga ($\Phi=0$), la red PDN está inactiva y la carga a través de PMOS puede ocurrir más lentamente que la lógica CMOS estática. Por lo tanto, el transistor PMOS puede tener un ancho pequeño.

Por ejemplo, considere esta NAND de 2 entradas:

Aquí, el transistor PMOS se elige para tener un ancho de unidad (W) y, por lo tanto, tiene el doble de la resistencia de la unidad (2R), asumiendo$\mu_n=2\mu_p$. Pero para los transistores NMOS necesitamos tener resistencia unitaria (R). Dado que hay tres transistores NOMS en serie, cada uno tendrá tres veces el ancho de los transistores unitarios (3W). Entonces la resistencia total es igual a la resistencia unitaria (R).

Como puede ver, PMOS tiene el doble de resistencia que la resistencia equivalente total de los transistores NMOS. Entonces, el retraso ascendente será mayor que el retraso descendente. Pero no afectará el rendimiento, ya que durante la precarga, las entradas están inactivas.

Puede seguir la misma técnica para otras redes PDN. Este ejemplo fue tomado de "CMOS VLSI Design - Weste & Harris'

Para la lógica CMOS, es posible que desee buscar el tema de "esfuerzo lógico". Esto describe, en detalle, algunas fórmulas para calcular el tamaño de pmos vs nmos para equilibrar los tiempos de subida y bajada.

Una regla general es Lp = 2 * Ln, donde Lp es la longitud de puerta pmos y Ln es la longitud de puerta nmos. Debería poder caracterizar esto en su software de simulación.