Latencia CAS y RAM estática (SRAM)

Cada vez que leo algo sobre RAS y CAS hay menciones a la palabra "DRAM". La única diferencia que viene a la mente es la presencia de un pestillo/contador y registros en el caso de la DRAM. Sin embargo, supongo que pueden organizarse en fila x columna y usar la misma lógica: seleccionar y leer una fila y extraer una palabra (un conjunto de columnas) de esa fila.

Entonces, ¿por qué la señal RAS y CAS solo se usa para una DRAM y no para una SRAM?

¿Cómo se implementaría una memoria como esta usando SRAM?

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(Este es un chip DRAM de 32M x 8)

¿Tu pregunta es "¿Cómo funciona SRAM?" ?
No. Sé que las celdas de memoria se implementan de manera diferente en SRAM y DRAM (inversor CMOS frente a condensador de trinchera). La pregunta es cómo se puede implementar una lógica de filas y columnas de DRAM utilizando una SRAM y si se necesitan señales RAS y CAS.
Necesitará un controlador que decodifique las señales/direcciones de fila y columna en una dirección lineal adecuada para alimentar la SRAM. No es sencillo. Tal vez puedas encontrar algo listo para usar...

Respuestas (2)

Tanto las RAM estáticas como las dinámicas contienen matrices de celdas de memoria con filas y columnas y, en teoría, no hay nada que le impida implementar una RAM estática utilizando un bus de direcciones multiplexadas y, por lo tanto, necesita las señales RAS/CAS para administrar el acceso. Pero en la práctica, nadie hace esto por dos razones principales:

  • La complejidad mucho mayor de una celda SRAM significa que los chips SRAM tienen mucho menos almacenamiento que los chips DRAM y no se puede lograr un gran ahorro al multiplexar las líneas de dirección porque no hay tantas.

  • SRAM se usa a menudo cuando se necesita una velocidad más rápida que la que se puede lograr con DRAM, como cachés en chip, y el uso de un bus de direcciones multiplexadas ralentizaría la memoria y perdería la mayor parte de la ventaja de usar SRAM.

RAS y CAS también son utilizados por el proceso de actualización requerido por DRAM donde se actualiza una fila completa a la vez. La dirección de la fila se puede proporcionar de forma externa en algunos modos de actualización, mientras que la dirección de la columna permanece bloqueada.

SRAM normalmente no utiliza un bus de direcciones multiplexado. Si desea controlar uno desde una interfaz diseñada para DRAM, deberá realizar la demultiplexación externamente. RAS y CAS se utilizarán para habilitar latches que retienen los bits de dirección durante el ciclo de memoria. CAS también se usará para habilitar el chip SRAM después de que todos los bits de dirección estén estables.

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