Interfaz de ram estática a fpga

Asumo que estás viendo el "Ciclo de lectura No. 1". Sí, esa es la interpretación correcta de la hoja de datos.

Ahora debe preocuparse por el lado de la FPGA, que tiene sus propios tiempos de configuración/retención y retrasos. Si tiene suficiente margen de frecuencia en el FPGA, no necesita preocuparse mucho por esto más allá de las limitaciones de tiempo básicas; las herramientas abstraerán las cosas hasta cierto punto. Pero eventualmente encontrará algo que necesita ser microgestionado, por lo que es útil comenzar a pensar en estos problemas ahora. Sugiero completar el lado HDL de su proyecto (lea esos informes de tiempo) antes de finalizar su diseño de hardware.

Operar una interfaz externa de 100 MHz en familias de FPGA económicas probablemente requerirá algo de cuidado. Sin embargo, puede comenzar bajo y lento, como unas pocas decenas de MHz, antes de mojarse los pies.

Con respecto a las simulaciones, construir su propio modelo SRAM sería una experiencia de aprendizaje útil: las comprobaciones de tiempo se pueden simular como se describe en este enlace

Alternativamente, el archivo VHDL de Hamburgo tiene algunos modelos de SRAM que pueden ser útiles y/o instructivos.

Una vez que haya construido su banco de pruebas y lo haya hecho funcionar en su código HDL, también puede generar una lista de redes post-PAR y usarla en el banco de pruebas. Este modelo tendrá algunos retrasos reales modelados (y requisitos de tiempo), lo que le dará cierta confianza de que obtendrá algo útil al final.

Parece que entiendes bastante bien el lado de SRAM, así que no tocaré eso.

Viniendo de CPLD, que no tienen muchas chanclas, es posible que no esté familiarizado con la canalización. Esencialmente, es el acto de insertar flip-flops en la ruta lógica para reducir el tiempo del ciclo. Teniendo en cuenta que su FPGA absorberá 800 MB/s, es casi seguro que necesitará canalizar su diseño para lograr el cierre de tiempo.

Considera calcular 2x+1. Son dos operaciones, una multiplicación y una suma. Si intenta realizar ambas operaciones en un solo ciclo de reloj, la señal puede tardar 20 ns (valor sacado de la nada por conveniencia) en atravesar tanto el multiplicador como el sumador. Sin embargo, si lo canalizó para que la multiplicación ocurra en una etapa y se alimente a un flip flop, y luego la adición ocurra en una segunda etapa, entonces puede reducir su período de reloj a 10 ns, ya que solo se necesitan 10 ns para que la señal llegue. propagarse de un flip flop al siguiente.

Recomendaría comenzar MUCHO más lento, si tiene un tiempo de acceso de 10 ns, comenzaría con algo mucho más seguro, como accesos de 100 ns. Solo asegúrese de que puede leer y escribir un patrón de bits en la RAM y luego repetir ese patrón en un osciloscopio. Una vez que sabe que puede leer y escribir en la RAM correctamente, entonces comienza a agregar sus etapas de canalización, mientras mantiene los accesos de 100 ns. Este paso es solo para asegurarse de que los datos se propaguen a través de la canalización correctamente, ya que es muy fácil perderse una etapa. Su objetivo aquí es agregar suficientes etapas para que el informe de tiempo indique que es factible un ciclo de reloj de 10 ns ("lograr el cierre de tiempo" en el lenguaje). Una vez que tenga suficientes etapas en la tubería y estén funcionando correctamente, aumente la velocidad de su reloj.