Fluctuaciones indeseables del circuito comparador

Diseñé un comparador con histéresis y operación de riel a riel y mi salida se muestra en la figura 1. Las entradas del comparador son una señal de onda sinusoidal y una forma de onda triangular como se muestra a continuación. Vdd es 1.2V y la tecnología de transistor es 65nm. Soy poco confundido acerca de la razón de las pequeñas fluctuaciones indeseables como se muestra con la flecha roja en la figura 1. ¿Cuál es la razón de estas fluctuaciones? Cómo puedo mejorar mi señal PWM de salida para que se parezca a la figura 2.

También en la figura 3,4,5 se representa el circuito comparador con la histéresis. La entrada del transistor izquierdo es la forma de onda sinusoidal que se muestra en la figura 1. Es la salida del circuito de riel a riel como se muestra en la figura 6. El análisis de CC se muestra en la figura 8, 9, 10, 11, 12.

Además, en la figura 7 se muestra la forma de onda sinusoidal de salida del circuito de riel a riel con pequeñas fluctuaciones también cuando conecto el amplificador de riel a riel con el circuito de histéresis. ¿Por qué aparece?

¡Gracias de antemano!

Figura 1

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Figura 2

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figura 3

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Figura 4

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Figura 5

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figura 6

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figura 7

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figura 8

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figura 9

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figura 10

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figura 11

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figura 12

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Es bastante obvio que la fluctuación está sincronizada con la onda de diente de sierra. Probablemente algo está dejando caer el riel cuando cambia de abajo a arriba. Es probable que también necesite más capacitancia de riel y desacoplamiento. Pero sin un esquema, ¿cómo se supone que alguien te lo diga?
¿Puede publicar también el diagrama del circuito (con el número de pieza de los componentes utilizados?)
¿Qué opamp estás usando? Me parece que no es lo suficientemente rápido: los bordes de su salida son desagradables y lentos. Puede ser porque está tardando un poco en salir de la saturación.
Estoy confundido, ¿tiene un amplificador de entrada R2R que almacena en búfer una onda sinusoidal y luego alimenta un comparador de entrada nmos? 0V no esta en el cmr del comparador
Ok, entonces lo estás construyendo desde cero y no estás usando un opamp. Pero mi diagnóstico inicial permanece: es demasiado lento para salir de la saturación. Esos bordes son terribles.
@ sstobbe sí tienes razón! ¿A qué te refieres con el término cmr? @brhans sí, ¡no uso ningún opamp! ¿Cómo puedo mejorar mi circuito para conseguir más velocidad? ¿Los terribles bordes a los que se refiere son para la salida de onda sinusoidal del R2R o para la salida de la señal digital?
@ Trevor, ¿cuál es su opinión sobre el problema? ¿Tal vez el tamaño del transistor juega un papel importante? Pero he hecho muchas pruebas sin buen resultado.
Sus señales de 'salida digital': cuando cambian de estado, tienen esa desagradable esquina redondeada. Si cambiaran de estado de forma rápida y limpia, esos pequeños fallos que está señalando en su primer gráfico de alcance serían realmente pulsos digitales cortos.
Sí, CMR = rango de modo común, puede obtener más información en la página 5 aquí: aicdesign.org/scnotes/2010notes/lect2up190_(100327).pdf

Respuestas (1)

Has llegado al problema de inversión de fase. Su entrada de riel inferior está limitada debido a la fuente de corriente allí. Hay muchas técnicas para arreglar eso. Lo más fácil es limitar el voltaje de entrada de modo que no se acerque al riel que es sensible. Para esto, es posible que deba cambiar su par diferencial N-FET a un par diferencial P-FET, si tiene que trabajar cerca de GND. Otra forma es diseñar una etapa de entrada de riel a riel.