ESD y electrolíticos

Considere el siguiente esquema de circuito simple:

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1) ¿Un evento de descarga ESD del cuerpo humano de alto voltaje (digamos 1kV-25kV) (tiempo de subida de 1ns, total de 100ns) en SALIDA tendría un efecto negativo (dañaría o destruiría) el condensador electrolítico cuando está en la polaridad que se muestra?

2) ¿Los eventos de ESD en general causan problemas cuando se usan electrolíticos con la polaridad tal que la placa + está frente al pico de alto voltaje (polaridad positiva)? ¿O es necesario sujetar el pico aproximadamente al voltaje nominal del capacitor para una confiabilidad adecuada?

No he sido capaz de encontrar mucha información sobre esto.

Durante las pruebas de ESD, se utilizan pulsos de polaridad tanto positiva como negativa. Así que la polaridad importa muy poco. Pero el depósito de carga utilizado para las pruebas de ESD es de solo 100 pF. Eso es demasiado pequeño para causar un gran cambio de voltaje en un límite de 100uF. Básicamente es un divisor de voltaje de 1,000,000:1. Entonces, una descarga de 10 kV solo causará un cambio de voltaje de 10 mV en la tapa. Si quisiera, podría mover R2 más cerca de "OUT". Por lo general, es el silicio el que se daña con ESD. No pasivos.
Si le preocupa, coloque R2 más cerca de "SALIDA" y coloque un pequeño diodo ESD (diodo TVS) en derivación entre R2 y C1. Pero no creo que tengas nada de qué preocuparte.
Como menciona @mkeith, la gorra apenas notará el evento. En realidad, me preocuparían más las resistencias que la tapa y aún más si está impulsando V1. La tapa solo va a pasar a lo largo de la espiga. es decir, cuando el lado derecho llega a 25K, también lo hará el izquierdo.
¿Por qué colocaría el diodo TVS en derivación entre R2 y C1 en lugar de entre OUT y COM, suponiendo que la resistencia de la fuente ESD sea lo suficientemente alta como para limitar un poco la corriente?
Sí. Si V1 es en realidad un DAC de salida de audio, entonces V1 podría dañarse. Pero ahora tenemos que considerar si la tapa electrolítica se puede modelar realmente como una tapa cuando se trata de un pulso ESD. Puede haber una inductancia parásita sustancial. Todo se vuelve desordenado. Es por eso que la gente tiende a apagar un diodo ESD y seguir adelante. Las resistencias en serie y las ferritas también ayudan a atenuar el pulso ESD.
@User7251, porque es poco probable que la resistencia se dañe. Así que deja que atenúe un poco más el pulso. Esto reducirá la amplitud del pulso medido en la tapa. Dado que solo tiene 47 ohmios, es posible que no haga mucha diferencia, pero si fuera más grande (como 1k), haría una gran diferencia. Los diodos ESD bloquean el pulso, pero el voltaje de bloqueo aún puede ser bastante alto.

Respuestas (1)

Durante las pruebas de ESD, se utilizan pulsos de polaridad tanto positiva como negativa. Así que la polaridad importa muy poco. Pero el depósito de carga utilizado para las pruebas de ESD es de solo 100 pF (o 200 pF según el modelo). Eso es demasiado pequeño para causar un gran cambio de voltaje en un límite de 100uF. Básicamente es un divisor de voltaje de 1,000,000:1. Entonces, una descarga de 10 kV solo causará un cambio de voltaje de 10 mV en la tapa.

Si V1 es en realidad un DAC de salida de audio, entonces V1 podría dañarse. Pero ahora tenemos que considerar si la tapa electrolítica se puede modelar realmente como una tapa cuando se trata de un pulso ESD. Puede haber una inductancia parásita sustancial, por lo que incluso puede ayudar a proteger V1 por lo que sé. Todo se vuelve desordenado. Es por eso que la gente tiende a apagar un diodo ESD y seguir adelante.

Las resistencias en serie y las ferritas también ayudan a atenuar el pulso ESD y rara vez, si es que alguna vez, se dañan por el pulso. Por lo tanto, mi filosofía siempre ha sido colocar resistencias o ferritas cerca del punto de entrada del pulso ESD y colocar protección de derivación cerca del IC o transistor que se está protegiendo. Cuantos más elementos en serie coloque entre el pulso entrante y el silicio, mejor. Para señales sin contenido de alta frecuencia, un filtro RC simple puede proporcionar una gran protección contra ESD.

Volviendo a tu circuito. Si quisiera, podría mover R2 más cerca de "SALIDA" y colocar un pequeño diodo ESD (diodo TVS) en derivación entre R2 y C1. Esto sería para proteger V1. Como no nos ha dicho qué es V1, no sé si necesita protección o no.

Cuando tratamos de filtrar frecuencias altas, tendemos a mirar perlas de ferrita. Pero una resistencia SMT de 10k tiene una mayor impedancia de CC a microondas que cualquier perla de ferrita, y también son más económicas.

No estoy de acuerdo con esto. Tener más elementos en serie entre la entrada de ESD y la derivación ayuda a limitar la energía y protege la derivación, pero si su objetivo es proteger el pin, debe haber la mayor distancia posible entre el elemento de derivación y el pin protegido, y mejor aún. un elemento en serie entre la derivación y el pasador que se protege.
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