Enrutamiento de capa interna de trazas LVDS entre vías terrestres

Capa de enrutamiento 4 que muestra la traza diferencial entre vías terrestres

Tengo vías de tierra debajo de un ADC en una placa multicapa para alivio térmico. Estoy usando capas internas para enrutar las señales LVDS para el ADC. La imagen muestra pares de diferencias en la capa 4, que se encuentra entre las capas planas. ¿Las vías de tierra tienen algún efecto en los pares de diferencias, aunque las vías no estén conectadas a la capa 4? Si es así, ¿el par en la parte inferior es más susceptible ya que solo la mitad del par está adyacente a las vías terrestres?

Debido a limitaciones de espacio, no puedo evitar el enrutamiento debajo de la región ADC. Entonces, lo que he hecho es usar capas de enrutamiento que están más alejadas de la capa superficial y que están entre planos. Cualquier sugerencia será apreciada.

Busqué otros subprocesos con respecto a las vías y las reglas de enrutamiento de pares diferenciales, pero no pude encontrar algo que aborde esto.

El problema es que habrá vacíos de cobre alrededor de las vías. Para que las pistas se acoplen a un plano, debe haber cobre en la capa plana entre el borde de la pista (en la capa adyacente) y el orificio de paso. ¿Qué es el círculo, exactamente? El agujero de vía, o ??? Necesitamos ver cómo se verán realmente las capas de cobre (tal vez generar gerbers).
Lo siento, no puedo proporcionar gerbers. Sin embargo, las capas 3 y 5 son planos de tierra sólida. El círculo representa las posiciones de los orificios de paso y la línea verde es el contorno del ADC. Entonces, siempre que las capas 3 y 5 sean planos de tierra, que es a lo que están conectadas las vías pasantes, ¿está bien?
Sé que son vías. Cuando pasa una vía a través de un plano, y no están conectados, habrá un vacío de cobre en el plano alrededor de la vía para asegurarse de que el plano no haga cortocircuito con la vía. Parece que ese área vacía puede extenderse muy cerca o incluso superponerse con sus huellas. Esto significa que la traza no estará bien referenciada al plano en esa área, porque está sobre vacío, no cobre. Se considera malo para la integridad de la señal y EMI. También me preocuparía que los rastros agreguen ruido a sus entradas ADC. Pero ese es otro tema.
Podemos ofrecer sugerencias como comentarios, pero no como una respuesta completa. Demasiadas variables con las que lidiar en una placa multicapa. Sin gerbers para ver estaríamos 'adivinando' algunas de las respuestas, que es algo que no hacemos. Cuanto más puedas ayudarnos, más podremos ayudarte.
@mkeith del comentario de ObiWan, parece que no habrá un vacío en el plano de tierra alrededor de las vías ya que las capas del plano están conectadas a ellas. Pero estoy de acuerdo en que la presencia de la vía en sí misma puede causar problemas si está demasiado cerca; lo malo que será dependerá de la velocidad, pero LVDS en sí mismo alcanza un máximo de alrededor de 1 Gbps (tal vez 1.2G en un empujón), que todavía es lo suficientemente bajo como para que sea relativamente indulgente. Sin embargo, no lo haría; es mejor mantener todo lo digital alejado de cualquier interfaz analógica.
@mkeith ¿Puede explicar con respecto a la capa de enrutamiento 4 (en cuyo caso el único cobre aquí son los pares diferenciales) y las capas del plano de tierra 3 y 5 (en cuyo caso no hay un vacío de cobre porque las vías están conectadas a esas capas) )?
@TomCarpenter, tienes razón, leí mal el comentario. ObiWan, en lo que respecta a este problema, está bien, ya que las dos capas adyacentes a las pistas son GND y están conectadas a las vías. Pido disculpas por mi mala interpretación de su comentario.
@Tom Carpintero. Esto está por debajo de 200 MHz. Aunque pensé que la velocidad de respuesta de LVDS sería el factor aquí. Preferiría no hacer esto, sin embargo, la alternativa sería peor e implicaría un espaciado variable y un desajuste de impedancia. Entonces solo puedo minimizar, no eliminar, el potencial de fallas. La interfaz analógica se encuentra en el borde superior del contorno del componente, razón por la cual las trazas diferenciales se desplazan hacia abajo. Con respecto al acoplamiento de señales digitales en la interfaz, ¿quiere decir que esto no se alivia ubicando la capa de enrutamiento lejos de la capa superficial y entre 2 planos de tierra?
Ayudará, pero aún tiene corrientes de retorno para los pares diferenciales que fluyen debajo de su ADC. Dado que no es tan rápido (presumiblemente, 200 MHz es el reloj de bits, ¿no el reloj de fotogramas?), entonces probablemente se saldrá con la suya. Intentaría mantener los rastros lo más lejos posible de cualquier circuito analógico; por ejemplo, si sus entradas ADC están en la parte superior de su diagrama, podría mover el par superior hacia abajo más cerca de los otros.
@mkeith, no te preocupes. Gracias por la pronta respuesta.
@TomCarpenter, gracias por la sugerencia. Buscaré mover los pares más altos.

Respuestas (2)

Es posible que esté destrozando las líneas VDD o REF del ADC, o destrozando el reloj de muestreo (provoca fluctuaciones, arruinando el ruido de fondo).

Suponiendo un área de acoplamiento de 1 mm por 100 micras (modelo de placas paralelas) con un espacio de 100 micras y ER=5, la capacitancia es C = E0*Er*Área/Distancia. Los 100 micrones / 100 micrones se cancelan, por lo que C es 1e-11F/metro * 5 * 1 mm = 50 femtoFaradios. Con un borde de 1 nanosegundo al LVDS y una oscilación de 0,2 v, o 0,2 v/nS, la corriente inducida es (I = C*dV/dT) = 50e-15F * 0,2v/1e-9s = 50 * 0,2 * e-15 e+9 o la corriente es 10*e-15+9 = 10e-6 =10uA con un tiempo de subida de ?? 100 picosegundos? En las tapas de derivación con inductancia de 1 nH, el voltaje alterado es V=L*dI/dT o V_cap_upset = 1nH * (10 * 1e-6)/100pS == 1e-9 * 1e-5/1e-10 = 1e-14 * 1e+10 V_cap_upset = 100 microvoltios. ¿Puedes vivir con eso, que ocurre CADA BITTIME del LVDS?

Parece que sus líneas LVDS están bastante cerca de esas vías. Además, no está claro cuánto tiempo pasan desde la fuente hasta la carga. Explico por qué.

De un libro sobre mediciones de RF y diseño de PCB que escribí hace unos años, una estimación común de la capacitancia parásita a través de la siguiente instantánea.ingrese la descripción de la imagen aquí

La autocapacitancia para las vías ubicadas en las trazas de línea es mayor que la capacitancia acoplada para las vías al lado de la línea (por supuesto). Tenga en cuenta que tiene 5 vías, por lo que la carga capacitiva es 5 veces mayor y que la distancia desde las trazas de LVDS es pequeña (menos de 1 vía de diámetro), por lo que el acoplamiento no es despreciable. Como regla general, la capacitancia mutua puede ser del orden de 1/3 - 1/5 de la propia capacitancia: para calcularla con mayor precisión...

Los efectos de la capacitancia para señales escalonadas y de pulso son:

  • impedancia reducida que termina la línea durante los bordes de la forma de onda; los valores de impedancia característicos más bajos dan un límite más cómodo de capacitancia parásita tolerada: un 1pF total de carga capacitiva en una línea Zc=50ohm da un límite de 100 ps; esto significa que un LVDS de 0.2 ns puede tener problemas si Zc sube a 100 ohm, como es...
  • la carga capacitiva de las secciones de línea provoca un retraso adicional en la propagación de la señal; esto crea un timbre durante las transiciones y, según la longitud de la línea, puede haber solo un "eco" o una superposición desagradable; el retardo añadido es de 2,2 constantes de tiempo, es decir, 2,2 Cp Zc; para valores comunes equivale aproximadamente al tiempo de subida.
  • para una línea diferencial como es LVDS, la separación de vías similar a la brecha entre las trazas provoca una transformación de modo común a diferencial, por lo que la inmunidad de su LVDS se ve un poco desafiada.

Veo que las dos líneas LVDS no se cargan de la misma manera.

Si las vías térmicas de ADC pueden ser ciegas y terminar en alguna capa interna del primer plano de tierra, entonces las trazas de LVDS en una capa inferior solo verán el vacío del material dieléctrico, eso es mucho mejor que estar flanqueado por vías que van de arriba hacia abajo.

Ref [199]: HW Johnson y M. Graham, Diseño digital de alta velocidad: manual de magia negra , Prentice Hall, Englewood Cliffs, Nueva Jersey, 1988.

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