El drenaje del MOSFET de carga electrónica a la fuente de corriente aumenta repentinamente

1) Este es el 'voltaje de umbral de fuente de puerta', equivalente en términos generales a 0.7v Vbe en bipolares.

2) Si está construyendo una carga electrónica y la 'corriente controlada' (o más o menos) es una ley de control aceptable para su aplicación, entonces puede agregar una resistencia de potencia con baja resistencia en serie con el terminal fuente.

^{simular este circuito : esquema creado con CircuitLab}

A medida que aumenta el Ids, también caerá el voltaje a través de la resistencia de fuente, aplicando retroalimentación negativa al voltaje de puerta suministrado y estabilizando así la corriente. La resistencia necesitará una potencia nominal suficiente para tolerar su corriente máxima.

Con (por ejemplo) 1$\Omega$en serie con el terminal fuente de su FET de ejemplo, el voltaje/corriente iría aproximadamente

Vgate -- Identificación

3v -- 0A
3.6V -- 0.2A
4.3V -- 0.5A
4.7V -- 0.7A
7.1V -- 3A

Como puede ver, el voltaje a través de la resistencia de la fuente se agrega al voltaje de entrada, linealizando el voltaje de la puerta a la ley de control de Ids. Tenga en cuenta que esto es Vgate con respecto a tierra, no Vgs.

Como el voltaje de umbral varía de una parte a otra, con la temperatura y con Vds, esta no es una ley de control de Vg->Ids controlada con precisión, pero es suficiente para domarla. Si desea una fuente de corriente precisa, puede controlar la puerta con un amplificador operacional, detectar el voltaje en R1 y compararlo con un voltaje de control.

ADVERTENCIA Es un hecho poco apreciado que los FET no son buenos transistores de potencia lineal, están diseñados para aplicaciones de conmutación. Un FET está hecho con múltiples celdas conectadas en paralelo, que cuando están completamente encendidas comparten bien la corriente (su resistencia tiene un tempco positivo), pero cuando están polarizadas solo (como para una carga de corriente como esta) no comparten bien (su Vgs tiene un temperatura negativa).

Esto limita la disipación de potencia lineal muy por debajo de lo que cabría esperar. Usted dice en el OP que 'esto está dentro de los valores máximos de potencia del MOSFET'. ¿De dónde sacaste esta figura? Mire el gráfico SOA (fig. 8 en la nota de Vishay ) y observe que no tiene una curva para tiempos > 10 mS. Si desea extrapolar este gráfico hacia CC y estimar cuál sería la potencia en 1 segundo o 1 minuto, entonces corre el riesgo de hacerlo. Podría intentar interpretar que la figura 11 le dice algo sobre las constantes de tiempo térmicas, pero si son las constantes de tiempo relevantes...

Tiene varias opciones
1) Calcule una potencia máxima baja para los IRF640, manténgalos bien disipados y espere que no fallen 2
) Use un FET de 'clasificación lineal', difícil de encontrar y costoso
3) Use un transistor bipolar darlington de potencia, similar clasificaciones de potencia pero especificadas para el trabajo (tienen una línea 'DC' en su gráfico SOA) y una unidad base razonable, incluso si no es cero como un FET.

En su aplicación, aumente el tamaño de su resistencia de drenaje R3 para disipar toda la potencia a la corriente máxima, esto minimizará la disipación en sus FET.

Como está utilizando varios FET, y esto es solo un ejercicio de carga del panel solar, es posible que desee considerar separar los FET, darle a cada uno una resistencia de drenaje diferente y encenderlos y apagarlos para hacer un DAC de potencia muy crudo. Solo le daría 8 configuraciones de resistencia para 3 bits de control, y obviamente la corriente variaría con el voltaje aplicado, pero puede ser suficiente para su aplicación, y no tendría que preocuparse por la clasificación de potencia FET, o incluso necesita disipador de calor ellos mucho.

No hay nada mágico en el power darlington BJT; es aún más propenso a la fuga térmica que el MOSFET de potencia.

Dado que el calentamiento es la región del colector base, solo 1 micro por debajo de la región base del emisor, la constante de tiempo fuera de control es de solo 11,4 nanosegundos más o menos. (11,4 nS es la tau térmica de 1 micra cúbica de silicio). Con un Vbe fijo y un Vbe reductor interno de -2,2 milivoltios/grado centígrado, multiplicado por 1 amperio*5 voltios (algunos números de potencia), multiplicado por 10 grados centígrados/vatio, multiplicado por 4 milivoltios por 10 % delta Ie (o Ic), tenemos perturbe estos números (los 4 milivoltios son nuestra perturbación).

Si una perturbación de 4 milivoltios produce una salida de más de 4 mV, tiene una caja térmicamente inestable (ganancia > +1).

¿Qué tenemos aquí? 4mV => 10 % deltaI => 0,1 amperios deltaI. DeltaPower es de 5 voltios * 0,1 amperios o 0,5 vatios. El deltaTemp es 0,5 vatios * 10 grados centígrados = 5 grados centígrados. Y sabiendo -2.2 milivoltios/grado centígrado, escalamos por 5, para obtener 11 milivoltios.

Dado que 11 mV> 4 mV, sería térmicamente inestable.

FETS tiene matemáticas similares, usando números diferentes.

Acabas de demostrar un fenómeno conocido como pista térmica . El tempco de Vgs es negativo , su valor específico varía de un dispositivo a otro frente a los -2mV/degC aproximados de un bjt. Sin embargo, a medida que su fet se calienta, su Vt disminuye y, como resultado, se enciende con más fuerza. El proceso se repite y se repite hasta que está acaparando una corriente significativa.

Se trata del voltaje de umbral de puerta-fuente de MOSFET,$V_{gs-th}$. Abra la hoja de datos, en "ESPECIFICACIONES" en la página 2, verá un parámetro llamado "Tensión de umbral de puerta-fuente". Sin embargo, tiene un valor máximo de 4V.

Para voltajes de fuente de compuerta inferiores al umbral, MOSFET no se enciende por completo.

Si desea voltajes de umbral más bajos, use MOSFET con "puertas de nivel lógico". Son perfectos para conducir desde MCU. IR L 640 es el equivalente de nivel lógico de su MOSFET.