¿Cuál es la práctica de codificación estándar para una asignación sin bloqueo a una gran matriz de registros con selección de parte variable en Verilog?

No pude encontrar nada en el estándar Verilog-2001 sobre esto. Por ejemplo, el siguiente código funciona (Xilinx ISE):

reg r1;
always @(posedge clk or posedge rst) begin    
    if (rst) begin
        r1 <= 0;
    end else begin
        r1 <= r1;
        if (cond1) begin
            r1 <= 1'b1;
        end 
    end
end

En este caso, r1 se actualiza a 1'b1 cuando cond1es distinto de cero (@ posedge of clk); de lo contrario, conserva su valor (como se esperaba). Similarmente:

1 reg [1023:0] a_reg;
2 always @(posedge trigger or posedge rst) begin    
3     if (rst) begin
4         a_reg <= 0;
5     end else begin
6         a_reg <= a_reg; // required?
7         a_reg[i*2 +: 2] <= input; 
8     end
9 end

¿Se requiere la línea 6? ¿Qué se considera una práctica aceptable para el diseño de FPGA y ASIC? Me imagino que la línea 6 no es necesaria (según la definición de un registro, debe mantener su valor entre asignaciones). ¿O depende de la herramienta de síntesis/compilador (DC Compiler, Xilinx ISE/Vivado, Altera Quartus, etc.)? ¿Hay algo en la norma que arroje luz sobre esto?