Sé que más allá de un voltaje de umbral VGS , aumentar el voltaje de fuente de puerta VGS en un transistor de efecto de campo (FET) aumenta la corriente de fuente de drenaje IDS cuadráticamente. He buscado en la web y en libros de texto, y no veo ninguna explicación de lo que limita el crecimiento cuadrático.
Suponiendo que tengo mucho voltaje fuente-drenaje VDS , ¿cuál es el comportamiento limitante para voltajes puerta-fuente muy grandes VGS en un FET?
Algunos pensamientos:
¿Alguien tiene buenas referencias para esto? ¿Es el comportamiento drásticamente diferente entre MOSFET, JFET, MESFET, HEMT y otros transistores?
Explicación ondulada de la mano < Intuición física < Intuición física con matemáticas (se prefieren artículos científicos/referencias).
Creo que lo que está buscando es comprender qué impulsa la corriente de saturación de un canal FET. Hay varios modelos para esto (por ejemplo, puertas cortas o largas, Vth alto o bajo).
En primer lugar, su concentración de electrones en el canal y la velocidad de deriva de los electrones.
Isat = q * (Ns) * (vs) * W Ns es el número de portadoras, vs es la velocidad de saturación.
Para la resistencia de contacto óhmica de segundo orden y otros factores parásitos.
Hay una visión más detallada en esta presentación del curso (muy interesante, ¡ojalá hubiera un video adjunto!): www.ee.sc.edu/personal/faculty/simin/ELCT563/19%20JFETs%20MESFETs%20HFETs.pdf
DKNguyen