Estoy tratando de construir un circuito controlador de diodo láser usando una pieza de Analog Devices. (La hoja de datos está aquí para su referencia: http://www.autex.spb.su/ad/ADN2848.pdf )
Parece que hay 4 entradas de datos: DATAP, DATAN, CLKP y CLKN. También parece haber un pin de selección de reloj (CLKSEL). Soy relativamente nuevo en este tipo de cosas, por lo que no estoy exactamente seguro de cómo interpretar la hoja de datos para averiguar qué protocolo de comunicación usar al ingresar datos. ¿Alguien sabe cuál es el protocolo, o tiene alguna idea/consejo si no es así?
También noté que la hoja de datos proporciona dos valores relevantes para las entradas de datos: t setup y t hold. ¿Son relevantes para el protocolo de comunicación que debe utilizarse?
¡Gracias!
Hay entradas diferenciales (CLKP es la fase positiva, CLKN es la fase negativa). Las señales diferenciales se utilizan a menudo en circuitos de alta velocidad para mejorar la inmunidad al ruido y reducir la oscilación de la señal.
Los valores de configuración y retención son los requisitos de temporización entre el reloj y los datos. Esto no tiene nada que ver con el protocolo, solo cuando los datos deben ser estables alrededor del borde del reloj activo.
Este controlador es totalmente independiente del protocolo. Simplemente convierte un flujo de bits en serie en niveles de accionamiento para el láser. El protocolo ocurre aguas arriba.
Sospecho que tienes que estudiar mucho antes de que puedas hacer que esto funcione...
Parece que es solo un flip-flop con entradas diferenciales.
Cada señal se considera alta cuando 'P' > 'N' y baja en caso contrario. El dispositivo actualiza los 'datos' en el flanco ascendente del reloj. El tiempo de configuración es el período de tiempo mínimo en que los datos deben permanecer estables antes de ese flanco ascendente, y el tiempo de espera es el tiempo mínimo en que deben mantenerse estables después del flanco.
CLKSEL le permite omitir esto. Si CLKSEL es alto, se utiliza el reloj. Si es bajo, parece que los datos van directamente al diodo.
Bueno, la parte está claramente configurada para LVDS acoplado a CA o tal vez lógica PECL, y obviamente la velocidad de línea tendrá que satisfacer los tiempos de configuración y espera en relación con el borde del reloj si el modo sincronizado está en uso.
El hecho de que se requiera el acoplamiento de CA significa que necesitará usar alguna codificación de línea con toda probabilidad, 8b10 o similar para evitar grandes cambios de CC, no haga lo que hace SDI, por ejemplo, y termine con patológicos con secuencias largas de 1 o 0, provoca cambios de CC tanto en la línea RX como en el bucle ALC, además de dificultar la recuperación del reloj.
Aparte de eso, la cosa es completamente independiente del protocolo, depende de usted qué patrones de bits lo envía.
Por lo general, esperaría manejar este tipo de dispositivo desde una salida LVDS (señalización diferencial de bajo voltaje) de un dispositivo como un FPGA o ASIC para SONET, etc. Descripción general de LVDS .
Ale..chenski