Comparador de fase y VCO en PLL

Tengo una pregunta básica sobre el esquema PLL más simple:

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El propósito de este esquema es generar una señal que sea una copia perfecta de la señal de entrada (que proviene, por ejemplo, de un oscilador de cristal). La señal de entrada de referencia y la señal de salida tendrán la misma frecuencia y la misma fase instantánea, en condiciones de estado estable.

Pero tengo una pregunta. En condiciones de estado estable, Vo y Vi están sincronizados (es decir, tienen la misma fase instantánea): la salida del comparador de fase será, por lo tanto, un voltaje constante (que corresponde a un error de fase 0 en su entrada), por lo que el VCO generará un estable frecuencia fija, igual a la de Vi.

Ahora, supongamos que Vi tiene una frecuencia f1. Entonces, Vo estará en la frecuencia f1 con 0 error de fase con Vi.

Supongamos ahora que Vi tiene una frecuencia f2. Vo estará en la frecuencia f2 con 0 error de fase con Vi.

Pero como en ambos casos el error de fase es 0, la salida de voltaje constante del comparador de fase es la misma en ambos casos. ¿Cómo un mismo valor de voltaje puede hacer que el VCO oscile a diferentes frecuencias en esas dos situaciones (f1, f2)?

La salida del PLL puede ser una fuente mejor que la original. Si hay fluctuaciones en la señal fuente, la característica del filtro de paso bajo en el circuito de retroalimentación puede reducir las fluctuaciones. Eso significa que habrá una señal de error de alta frecuencia.

Respuestas (2)

La salida del comparador de fase es la misma: la salida del "filtro de bucle" no lo es.

Para lograr el error de fase cero, necesita una ganancia infinita a frecuencia cero; es decir, un componente del filtro de bucle es un integrador.

Una forma más fácil de pensar en el filtro de bucle, en este caso, es como un controlador PI, con el término P (proporcional) que proporciona un seguimiento rápido de las variaciones de fase y el término I (integral) que elimina el error de fase.

El término P solo dejaría algún error de fase residual, que multiplicado por la "ganancia P", proporcionaría el voltaje de CC requerido para impulsar el VCO.

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En condiciones de estado estable, el error de fase es 0, pero ese valor ingresa a un integrador. Un integrador se satura en DC pero en este caso su valor de entrada no es simplemente DC, es 0. Por lo tanto, su valor de salida será el valor inicial (vout = v(t0) + integral(0 × dt) = v(t0) , donde t0 es el instante en que se alcanza el bloqueo). Entonces, en los casos f1 y f2, v(t0) es diferente debido a su diferente historia, por lo que un valor diferente impulsará el VCO.

Sí.

Entonces, ¿la razón es simplemente el hecho de que la ganancia del bucle es función de la frecuencia? Entonces, ¿el VCO recibe diferentes voltajes de control cuando f = f1 y f = f2?
Has extraviado causa y efecto en ese comentario. El VCO genera diferentes frecuencias f1 y f2 para los voltajes de entrada v1 y v2. Eso es lo que hace un VCO. Por lo tanto, para cumplir con las condiciones de su pregunta, el VCO debe recibir alimentación V1 o V2. Por lo tanto, el filtro de bucle debe generarlos.
Pero, ¿por qué la salida del filtro de bucle es diferente, con la misma entrada (procedente del comparador de fase)? Tengo un problema para entender este concepto.
Porque la entrada no fue la misma durante el proceso de llegar al punto de error cero. HABÍA una señal de error de la compensación de fase (pasar de F1 a F2 creó una) y, por lo tanto, había una señal de entrada finita al controlador PI (filtro de bucle), que se reducía a 0 cuando el integrador llevó la salida PI precisamente a V2 (y el VCO a f2 sin compensación)
No entiendo esta propiedad de memoria del filtro. Siempre lo he visto como un dispositivo con función de transferencia por ejemplo igual a: K × (1+jw/w1)/(w^2). A partir de este tipo de análisis, misma entrada => misma salida.
Solo puedo sugerir aprender más sobre los sistemas de control en este punto. O integradores, que todos tienen memoria (o "condiciones iniciales")
Otra duda. La salida del comparador de fase es constante en el tiempo, cuando se alcanza el bloqueo. Entonces, si el filtro de bucle es un integrador... Su salida será infinita...
La salida de un integrador no es necesariamente infinita.
Tal vez lo conseguí. En condiciones de estado estable, el error de fase es 0, pero ese valor ingresa a un integrador. Un integrador se satura en DC pero en este caso su valor de entrada no es simplemente DC, es 0. Por lo tanto, su valor de salida será el valor inicial (vout = v(t0) + integral(0 × dt) = v(t0) , donde t0 es el instante en que se alcanza el bloqueo). Entonces, en los casos f1 y f2, v(t0) es diferente debido a su diferente historia, por lo que un valor diferente impulsará el VCO. ¿Correcto?
Si este análisis es correcto, solo tengo una duda. La versión pll más simple tiene un filtro de bucle con función de transferencia constante, por lo que no es un integrador. ¿Cómo puede funcionar, ya que no tiene memoria?
Sin memoria, su controlador PI es un controlador P. El lazo se bloqueará con un error de fase constante (no 0) tal que (Error * Ganancia P) proporcione el voltaje de control correcto. Eso "funciona" porque su definición de "trabajo" permite un error de fase finito.

Si está familiarizado con la pregunta 'un opamp tiene cero voltaje entre los pines de entrada, entonces, ¿cómo puede producir una salida?', entonces tiene la respuesta.

Un PLL es un sistema de retroalimentación, con ganancia infinita en CC, gran ganancia muy por debajo del ancho de banda del bucle, ganancias alrededor de la unidad alrededor del ancho de banda del bucle (de hecho, la ganancia unitaria define el ancho de banda del bucle, ¡el filtro del bucle no lo hace!) por encima del ancho de banda del bucle.

A frecuencias por encima de CC, la ganancia es finita, por lo que siempre habrá algún error de fase, por pequeño que sea. Con un lazo bien especificado y diseñado, ese error de fase estará dentro de sus especificaciones.

Entonces, en la práctica, siempre habrá un error de fase finito (muy pequeño), que es diferente en ambas situaciones. Por ejemplo, 0.01 grados para f1 y 0.02 grados para f2, ¿entonces habrá un voltaje de control diferente para el VCO?
Si hay un integrador en el filtro de bucle, entonces la salida de PSD puede ser media cero, con una salida arbitraria del integrador.
Comparador de fase y VCO en PLL
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