A veces me equivoco al cambiar el código VHDL para agregar una nueva funcionalidad, las nuevas señales agregadas al proceso VHDL no se restablecen cuando se afirma el estado de restablecimiento. Este error puede ser bastante inofensivo a veces, pero en otras ocasiones puede provocar fallas en el diseño de la simulación o incluso en el hardware.
¿Qué herramienta utilizo para garantizar que a todas las señales y variables utilizadas dentro de un proceso se les asigne un valor inicial en el proceso, tal vez cuando se afirma el restablecimiento o tal vez cada ciclo de reloj?
Existen herramientas de verificación formal estándar de la industria, como QuestaSim Autocheck , que se pueden usar para una variedad de controles estáticos y dinámicos en varios aspectos del diseño RTL en las primeras etapas de desarrollo, sin la necesidad de un banco de pruebas de simulación.
Restablecer valores de registros es una de las muchas comprobaciones admitidas por la herramienta.
¿Qué herramienta utilizo para garantizar que a todas las señales y variables utilizadas dentro de un proceso se les asigne un valor inicial en el proceso, tal vez cuando se afirma el restablecimiento o tal vez cada ciclo de reloj?
Igual que cualquier otra prueba: escribe un banco de pruebas que verifica el valor definido.
No tengo ninguna herramienta para sugerir, pero es posible verificarla mediante simulación.
Hago una inspección visual de las formas de onda de simulación en las pruebas unitarias. Antes de afirmar el reinicio, todos están indefinidos (fáciles de ver, en rojo). Después de afirmar el reinicio, se inicializan (véalos en verde). Cuando uno no se reinicia por error, se encuentra rápidamente desplazando todas las señales.
Eso funciona bien para mis diseños en los que la regla de codificación es restablecer todas las señales (aunque no siempre se recomienda).
cuántico231
mitu raj
cuántico231
mitu raj
cuántico231
mitu raj
cuántico231
mitu raj
cuántico231